[bench] vm: now working correct

1) forgot to increment stackpointer
2) used inputcounter and not inputaddress for load

[bench] vm: bug fix

forgot sign extension => upper 16bits weren't cleared

3a_asm: 'not'-fix (thx @ martin)

[bench] vm: jump is with int8_t, not with uint8_t

[bench] bugfixes, more to come ...

[bench] vm: lut, inputdata, bug fixes

jump has still a bug, more bugs not know till know
but only tested till the first jump :P

[vm] wrong order of input + minibug

[sim] corrected address calc for branch, again

[disasm] output missmatched opcode

 3a_asm: 'nicer' fix for ldil vs. ldilt fail

 note that sign and highlow are swapped now...

Revert "3a_asm: ugly workaroud with ldil vs. ldilt"

This reverts commit 79de90a76b7822145fcc57f45afb83ac34225bbf.

[bench] vm.s asm's now

3a_asm: ugly workaroud with ldil vs. ldilt

workaround now. just don't use ldil, since "low" is default anyway. kkthxbye

[sim] bug + display

fixed bug in branch, jumps are not counting the instr. amount, not
the address difference

displaying of branch and add changed/fixed

[bench] fix bug in mul

[bench] vm

everything implemented, nothing tested

[bench] vm

added input data
still doesn't compile => not tested
mul missing

[bench] vm

basic stuff added

sim: replace exit() by flag

which will lead to nearly none memleak

uart : es sendet !!!!

uart:uart entitiy

fmax incr

added todo-vhdl.txt

fibonacci die 2.

fibonacci tested rc1, 107 cycles, 1k2le, 57MHz

fib 1

bugfix ld

fib

3a_asm: use '-b' for binary representation

3a_asm: divide the computed address with four at br and call

call/return

return - erster versuch

return added

another typo

typos

next step: call

decoder for st-op

bugfix: sp operation first approach.

modified: interfaces according to SP operation

modified: first approach to pointers. not finished, alu missing etc.

static branch - small bug fix

static branch - getestet, 58MHz lt quartus

static branch incl prediction rc1

static branch 1.0

added: alu jumps

write_back: mini fix

extension : gpm extension

extension: jetzt gibts des file auch :D

extension: comment added to isa

extension: instanziert in tb und toplvlentity sowie in den vsim dofiles

extension : entity fix

extension: entity + splitter zur adressierung

alu: return to previous

stw alu bugfix

stw alu

stw.2

st

ldi add finished

added: alu ldi

decoder add ldi

Added: LDST_OP

forward unit testcases (from assignments), everything works fine!

5 abgabe finish

blabla

new testbench

kleine Änderungen

kleinigkeit ausgebessert

2nd forward unit - 58MHz with 31bit shift...

nop insertion added

pipeline erste version mit 31bit shifter (kostet 7MHz und viele LEs)

test pipe 2

pipe v1

Fixed some bugs.

gpm module and exec first buggy version.

blub

writeback stage

Merge branch 'master' of wien.tomnetworks.com:calu

Conflicts:
cpu/src/exec_op/shift_op_b.vhd

displacement

exec impl.

added pipe 2 reg, testbench, top_level_entity, ...

pipe2

Seperation to differen execute operations.

quartus tcl script für meinen cyclone II, top level entity für fetch und decode

gitignore für sim

do file for testbench - a few test instructions added to instruction mem

fetch und decode kompilierbar, generelle tb, änderung in pkgs, eigene decoder entity

Added interface types

Added arithmetic and logical vhdl functions

sim: instrs can have different effect on perf count

decode stage die erste

aktualisierung block diagramm

bench: commenting

bench: wurm says 'commit!!!!!11elfeins'

bench: fibmmem ++

+ absegnung :)

block: stufen => stages, usw

dos2unix :)
umlaut => \"umlaut

Blockdiagrammbeschreibung

update blockdiagramm

Blockdiagramm: PC in PIPE1 verschoben

bench: fib mega mem style

runs at about 114 :)
but if it is allowed is another question

added rw-r port ram