interrupt version 2

interrupt version 1

bugfix in fetch

added instruction rom/ram switch, added new data signaling bit in uart.

added byte enable, tested ldi, ldb, stb

deepsh^B^Bjit: w00t, von 2491 (vm.s) -> 1665 (deepjit.s)

ftw!!!

3a_asm: .ifill magic :)

[bench] vm: bugfix?

[bench] vm: shit ...

ldih/l

[bench] deepshit: bugfixes

two stw instead of stx and a incorrect branchtemplate

dt (quartus-prj): .gitignore update

[sim] andx ignored h/l-bit

[bench] jit try of vm

small bugfix in wb-stage

stack op

dt (quartus-prj): .gitignore hinzugefuegt

uart und extension anbindung

[bench] vm: added sign to loads of consts

kleinigkeiten

[bench] vm: merged pc with address to input

the pc isn't any more kept seperated from the
address to the input => reduced instructions

[bench] vm: made loading of address correct

modelsim lauffähig

Added missing signals to sensitivity and extended writeback

[bench] vm: now working correct

1) forgot to increment stackpointer
2) used inputcounter and not inputaddress for load

Boosted Add-Op

version not running!
uart synthetisierbar, reg zw. exec und wb eingebaut, forward und jump funktioniert noch nicht!!!

[bench] vm: bug fix

forgot sign extension => upper 16bits weren't cleared

3a_asm: 'not'-fix (thx @ martin)

uart: sollte jetzt eigentlich alles gehen

[bench] vm: jump is with int8_t, not with uint8_t

[bench] bugfixes, more to come ...

[bench] vm: lut, inputdata, bug fixes

jump has still a bug, more bugs not know till know
but only tested till the first jump :P

[vm] wrong order of input + minibug

[sim] corrected address calc for branch, again

[disasm] output missmatched opcode

7seg small changes

 3a_asm: 'nicer' fix for ldil vs. ldilt fail

 note that sign and highlow are swapped now...

Revert "3a_asm: ugly workaroud with ldil vs. ldilt"

This reverts commit 79de90a76b7822145fcc57f45afb83ac34225bbf.

nochmal...

instr mem durch case, fibonacci als programm, 7seg als extension geadded, resultat am 7seg ausgegeben,
fmax muss optimiert werden, evtl. reg vor ram und ext

[bench] vm.s asm's now

3a_asm: ugly workaroud with ldil vs. ldilt

workaround now. just don't use ldil, since "low" is default anyway. kkthxbye

[sim] bug + display

fixed bug in branch, jumps are not counting the instr. amount, not
the address difference

displaying of branch and add changed/fixed

[bench] fix bug in mul

writeback_stage: differenzieren zwischen memory und extension geht ( btw wer sich über die eigenaritgen commit messages wunder des is net der stefan sondern da mani der grad mit seim account arbeitet :D )

wb extension

uart: rxd drin

[bench] vm

everything implemented, nothing tested

uart: blinkt zwar nur am led aber des is schon net schlecht :D

[bench] vm

added input data
still doesn't compile => not tested
mul missing

[bench] vm

basic stuff added

sim: replace exit() by flag

which will lead to nearly none memleak

erster versuch das ganze mal zu flashen -> es blinkt!!111

uart : es sendet !!!!

uart:uart entitiy

fmax incr

added todo-vhdl.txt

fibonacci die 2.

fibonacci tested rc1, 107 cycles, 1k2le, 57MHz

fib 1

bugfix ld

fib

3a_asm: use '-b' for binary representation

3a_asm: divide the computed address with four at br and call

call/return

return - erster versuch

return added

another typo

typos

next step: call

decoder for st-op

bugfix: sp operation first approach.

modified: interfaces according to SP operation

modified: first approach to pointers. not finished, alu missing etc.

static branch - small bug fix

static branch - getestet, 58MHz lt quartus

static branch incl prediction rc1

static branch 1.0

added: alu jumps

write_back: mini fix

extension : gpm extension

extension: jetzt gibts des file auch :D

extension: comment added to isa

extension: instanziert in tb und toplvlentity sowie in den vsim dofiles

extension : entity fix

extension: entity + splitter zur adressierung

alu: return to previous

stw alu bugfix

stw alu

stw.2

st

ldi add finished

added: alu ldi

decoder add ldi

Added: LDST_OP

forward unit testcases (from assignments), everything works fine!

5 abgabe finish

blabla

new testbench