nop insertion added

pipeline erste version mit 31bit shifter (kostet 7MHz und viele LEs)

test pipe 2

pipe v1

Fixed some bugs.

gpm module and exec first buggy version.

blub

writeback stage

Merge branch 'master' of wien.tomnetworks.com:calu

Conflicts:
cpu/src/exec_op/shift_op_b.vhd

displacement

exec impl.

added pipe 2 reg, testbench, top_level_entity, ...

pipe2

Seperation to differen execute operations.

quartus tcl script für meinen cyclone II, top level entity für fetch und decode

gitignore für sim

do file for testbench - a few test instructions added to instruction mem

fetch und decode kompilierbar, generelle tb, änderung in pkgs, eigene decoder entity

Added interface types

Added arithmetic and logical vhdl functions

sim: instrs can have different effect on perf count

decode stage die erste

aktualisierung block diagramm

bench: commenting

bench: wurm says 'commit!!!!!11elfeins'

bench: fibmmem ++

+ absegnung :)

block: stufen => stages, usw

dos2unix :)
umlaut => \"umlaut

Blockdiagrammbeschreibung

update blockdiagramm

Blockdiagramm: PC in PIPE1 verschoben

bench: fib mega mem style

runs at about 114 :)
but if it is allowed is another question

added rw-r port ram

VHDL Grundkonstrukt

bench: fibmem.s @ 169 instructions

danke @ markus :)

Block: First version

bench: fibmem.s @ 177 instructions

bench: fibmem.s @ 193 instructions

bench: added datadeps

bench: bugfixes

sim: removed old ram presets

but leave stackpointer init

bench: added max.s and sum.s

bench: added benchmarks, fib.s already done

sim: added performance counter

sort of ...

sim: bugfix in stackop

sim: bugfix for overflow and so ...

sim: removed ccache

isa: style file for stefan and others

sim: fix for mani's ubuntu gcc

test: added -j to make

3_test: two examples to show (sum and strncmp)

sim: call pushed current pc instead of next pc onto stack

3_test: prep for praes tomorrow

WIP

3a_asm: print no debug msgs by default

the switch '-d' force the assembler to be more verbose

sim: added [st|ld]x

asm/sim: testcases for special ops

sim: added special moves

sim: increased default return address

sim: stw added

asm/sim: tests for [ld|st][b|h]

sim: added sth/ldh

isa: st* rDestination => rSource

sim: added ldb, stb

tst: bugfix in umul from manfred

sim: easteregg for wurm

sim: setdata bug

sim: bugfix/feature @ help/status

sim: fixed for tilab

sim: added shift

not extensiv tested

sim: bugfix @ push

3a_asm: wrong order in stack ops

sim: added branchreg and stackop

both not tested!

sim: set reg/ram

added unsigned value to display reg/ram

sim: added list breakpoints

sim: hex/dec inputs solved more userfriendly

3a_asm: more .fill power and better 'make test' target

2_isa: alias for brr and callr

fuer meinen lieblingspern0r

sim: added cmp/i

3a_asm: relative jumps

ooops, I removed that in 0df70b557af :/

3a_asm/2_isa: fixed our examples

3a_asm: remaining instructions added

3a_asm: introducing @hi and @lo for immediate

3a_asm: using Expr in both stages

3a_asm: modified expr stuff (inclusive reusing existing defines and labels)

3a_asm: expr eval init

found on teh intern3tz

3a_asm: ghc flags

3a_asm: .define support

3a_asm: changed data structure again to calculate relative addresses

3a_asm: 'sum.s' is parseable now :)

3a_asm: add parsers for flags

3a_asm: primitive version of parsing "add"

isa: alias for shift and mov special

isa: bug in shift => wasn't shown

sim: new instructions, bugfix in others

not tested!

sim: arith. fixes, optimized mem access

disasm/sim: bugfix for ldi

isa: minor fixes

sim: added cmds

may be buggy on overflow and carry bit!

disasm/sim: changed interface, added readline to sim

disasm/sim: changed interface, branch => br, features++

sim: fixed misc things