bsp2/Designflow/syn/rev_1/syntmp/sap.log

   1 Synopsys Altera Technology Mapper, Version map450rc, Build 029R, Built May 22 2009 13:59:53
   2 Copyright (C) 1994-2009, Synopsys Inc.  All Rights Reserved
   3 Product Version C-2009.06
   4 @N: MF249 |Running in 32-bit mode.
   5 @N: MF257 |Gated clock conversion enabled
   6 @N|Running in logic synthesis mode without enhanced optimization
   7 @W|Ignoring synthesis effort setting for the design. This is not supported by the current technology.
   8
   9 @N: BN225 |Writing default property annotation file /homes/burban/didelu/dide_16/bsp2/Designflow/syn/rev_1/vga.sap.
  10 Process took 0h:00m:01s realtime, 0h:00m:01s cputime
  11 # Wed Oct 21 17:26:30 2009
  12
  13 ###########################################################]