cpu/src/ram_xilinx.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_misc.all;
   4 use ieee.std_logic_arith.all;
   5 use ieee.std_logic_unsigned.all;
   6 library UNISIM;
   7 use UNISIM.vcomponents.all;
   8
   9 entity ram_xilinx is
  10         generic (
  11                                 ADDR_WIDTH : integer range 1 to integer'high
  12                         );
  13         port(
  14                 clk : in std_logic;
  15
  16                 waddr, raddr : in std_logic_vector(ADDR_WIDTH-1 downto 0);
  17
  18                 be : in std_logic_vector (3 downto 0);
  19
  20                 we : in std_logic;
  21
  22                 wdata : in std_logic_vector(31 downto 0);
  23
  24                 q : out std_logic_vector(31 downto 0)
  25         );
  26 end;