tabellen: display und pc-komm

ausserdem TODO geupdatet

diff --git a/spec/TODO b/spec/TODO
index 8066ca972a148dd7c71b2a275178c245cb03416c..bfa6b7b2922403933e09719aeba1cd55e20cc5d1 100644 (file)
--- a/spec/TODO
+++ b/spec/TODO
@@ -1,25 +1,24 @@
 Requirement Specification
-       Verhalten bei Ueberlauf. Division durch 0. (=> als ergebnis soll "Error" da stehen?)
-       Eingabe von unguetligen Zeichen (=> sollen nicht angezeigt werden).
+       o done.
 
 High Level Design Description
-       zu komplexe ModulBeschreibung? sonst done.
+       o nochmals drueber arbeiten am schluss (z.b. bin2dez converter rausnehmen).
+       o arch bild aktualisieren.
 
-Externe Interfaces
-       Physikalische Interfaces (Pins? nochmal VSYNC & HSYNC erklären? jedenfalls: vga, ps/2, board-buttons, rs232-sub/d, clock, reset)
-       sind Logische Interfaces auch Externe Interfaces?
-       schöne Tabellen für die Logischen Modul-Interfaces + Description der Ports (oder ist das mehr Behaviour?)
-       Logische Modul-Interfaces finalisieren
-               fehlende Fehler-Signalisierung von ALU, Converter und u.U. Parser; Signalisierung von 'Enter' von Scanner zu History; History Ports; Converter sequentiell vs. parallel (wie jetzt)
-       Bonusarbeit: grafische Repräsentation der Modul-Interfaces
-               low priority, eher für finale Spezifikation (es wird sich sicher auch viel ändern)
-       Verhalten der Interfaces
-               abstrakt oder auf unsere Modul-Interfaces bezogen? die Beispiele von den Folien sehen eher abstrakt aus. die Verhaltensweisen der Modul-Interfaces sind wahrscheinlich besser in der Detailed Design Description aufgehoben (Event Sequence Diagrams).
+Verhalten der Interfaces
+       o abstrakt oder auf unsere Modul-Interfaces bezogen? die Beispiele von den Folien sehen eher
+       abstrakt aus. 
+       o Verhalten bei Ueberlauf. Division durch 0. (=> als ergebnis soll "Error" da stehen?)
+       o Eingabe von unguetligen Zeichen (=> sollen nicht angezeigt werden).
 
 Testfälle für alle Requirements
-       um zb. die History zu füllen sind 50+ Eingaben zu tätigen, kann mit anderen Testfällen kombiniert werden
+       o um zb. die History zu füllen sind 50+ Eingaben zu tätigen, kann mit anderen Testfällen
+       kombiniert werden
 
 Detaillierte Design Description
-       wie detailliert sollen innere Strukturen beschrieben werden?
-       Event Sequence Diagrams und/oder (?) FSMs
-               was nehmen wir für die Event Sequence Diagrams her? Dia (hätt nicht gesehen dass es das könnte)? Visual Paradigm (nur Windows glaub ich)?
\ No newline at end of file
+       o fsm-todo: rs232, pc-komm, alu, display
+       o fuer history nur textuelle beschreibung
+
+fuer abgabe selbst:
+mit \newpage tabellen gscheid formatieren, sodass keine grauslichen
+Seitenumbrueche mitten in der Tabelle sind... (dort wo es halt moeglich ist).

diff --git a/spec/spec.tex b/spec/spec.tex
index f4d4dfeda033c3b1bd6f3a61d80e0a31b29e0b88..69606b218079bdff5105bf4fb000dd8fd1e66c77 100644 (file)
--- a/spec/spec.tex
+++ b/spec/spec.tex
@@ -113,8 +113,8 @@ to VGA'' unter ``physical interfaces'' (seite 10 in der exercise.pdf)
 ``physikalisch'' im sinne der VHDL entity? oder doch den physischen stecker?
 Ersteres wuerde ich unter Logisches Interface verstehen.
 
-\subsubsection{Logische Interfaces der Module}
 \begin{landscape}
+\subsubsection{Logische Interfaces der Module}
 
 \paragraph{VGA}
 \THEAD
@@ -130,7 +130,7 @@ b & out & 2 & std\_logic\_vector & Bildschirm & Ausgabe der Farbe Blau \ZE
 
 command & in & 8 & std\_logic\_vector & Display & Kommando an das VGA Modul \ZE
 command\_data & in & 32 & std\_logic\_vector & Display & Daten f\"ur das Kommando \ZE
-free & in & 1 & std\_logic & Display & Signalisiert Bereitschaft \ZE
+free & out & 1 & std\_logic & Display & Signalisiert Bereitschaft \ZE
 \TEND
 
 
@@ -157,6 +157,7 @@ tx\_data & out & 8 & std\_logic\_vector & PC-Kommunikation & Datenfeld f\"ur das
 tx\_new & out & 1 & std\_logic & PC-Kommunikation & Signalisiert dass das anliegende Byte gesendet werden soll \ZE
 \TEND
 
+
 \paragraph{Scanner}
 %Empfängt die Scan-Codes vom PS/2 Modul und leitet nur für die Eingabezeile erlaubte Zeichen dekodiert in das CP850 Format an die History weiter, bei einem empfangenen Enter wird der Beginn der Berechnung an das Parser Modul signalisiert
 \THEAD
@@ -208,6 +209,7 @@ p\_write & out & 8 & character & Parser & enth\"alt zu schreibende Daten \ZE
 p\_finished & in & 1 & std\_logic & Parser & Auswertung fertig \ZE
 \TEND
 
+
 \paragraph{Parser}
 %Wertet die Eingabezeile der History aus und liefert als Antwort entweder einen Fehler zurück oder gibt die einzelnen Berechnungen von je zwei Zahlen an die ALU weiter, die vom History Modul ausgelesenen zusammenhängenden Dezimalstellen werden mit dem Bin/Dez-Converter Modul in Binärzahlen umgerechnet, das Berechnungs-Endergebnis wird wieder in mit dem Converter Modul in einzelne Charakter umgerechnet und in der History gespeichert
 \THEAD
@@ -246,30 +248,41 @@ calc\_done & out & 1 & std\_logic & Parser & Berechnung fertig \ZE
 
 
 \paragraph{Display}
-TODO
 %Liest einzelne Zeichen aus der History aus und leitet diese an das VGA Modul weiter, um sie in der entsprechenden Zeile anzeigen zu lassen
+\THEAD
+new\_eingabe & in & 1 & std\_logic & History & Fordert History auf die Eingabe auszulesen \ZE
+new\_result & in & 1 & std\_logic & History & Fordert History auf das Ergebnis auszulesen \ZE
+zeile & out & 5 & std\_logic\_vector & History & Zeilenadressierung ($2 * 15$ Zeilen $=30$) \ZE
+spalte & out & 7 & std\_logic\_vector & History & Spaltenadressierung (71 Ziechen inklusive \textbackslash 0) \ZE
+get & out & 1 & std\_logic & History & Signalisiert Speicheranforderung \ZE
+done & in & 1 & std\_logic & History & Signalisiert dass Daten anliegen \ZE
+char & in & 8 & character & History & enth\"alt angeforderne Daten \ZE
+
+command & out & 8 & std\_logic\_vector & VGA & Kommando an das VGA Modul \ZE
+command\_data & out & 32 & std\_logic\_vector & VGA & Daten f\"ur das Kommando \ZE
+free & in & 1 & std\_logic & VGA & Signalisiert Bereitschaft \ZE
+\TEND
 
-allgemein: sys\_clk (in), sys\_res\_n (in)
-
-zum modul history: 1 bit new\_eingabe (in), 1 bit new\_result (in), 5 bit zeile (2*14+1) (out), 7 bit spalte (71 zeichen - 0 am ende notwendig?) (out), 1 get bit (out), 1 done bit (in), 8 daten bits (in)
-
-zum modul vga: 8 bit command (out), 32 bit command\_data (out), 1 bit free (in)
 
 \paragraph{PC-Kommunikation}
-
-TODO
-
 %Auf eine vom PC eintreffende Bufferübermittlungsanforderung oder ein Drücken des entsprechenden Board-Buttons, liest es Zeichen für Zeichen aus dem History Modul aus und leitet es an das RS232 Modul weiter
-
-allgemein: sys\_clk (in), sys\_res\_n (in)
-
-ein Pin zum externen Button (in)
-
-zum modul rs232: 8 Empfangsbits (in), 1 Received Flag (in), 8 Sendebits (out), 1 Sendflag (out)
-
-zum modul history: 5 bit zeile (2*14+1) (out), 7 bit spalte (71 zeichen - 0 am ende notwendig?) (out), 1 get bit (out), 1 done bit (in), 8 daten bits (in)
+\THEAD
+btn & in & 1 & std\_logic & externer Button & zum Triggern der RS232 Kommunikation \ZE
+
+rx\_data & in & 8 & std\_logic\_vector & RS232 & Datenfeld f\"ur das Empfangen \ZE
+rx\_new & in & 1 & std\_logic & RS232 & Signalisiert ein neu empfangendes Byte \ZE
+tx\_data & in & 8 & std\_logic\_vector & RS232 & Datenfeld f\"ur das \"Ubertragen \ZE
+tx\_new & in & 1 & std\_logic & RS232 & Signalisiert dass das anliegende Byte gesendet werden soll \ZE
+
+zeile & out & 7 & std\_logic\_vector & History & Zeilenadressierung (50 * 2 Zeilen = 100)\ZE
+spalte & out & 7 & std\_logic\_vector & History & Spaltenadressierung (71 Zeichen inklusive \textbackslash 0) \ZE
+get & out & 1 & std\_logic & History & Signalisiert Speicheranforderung \ZE
+done & in & 1 & std\_logic & History & Signalisiert dass Daten anliegen \ZE
+char & in & 8 & character & History & enth\"alt angeforderne Daten \ZE
+\TEND
 \end{landscape}
 
+
 \subsubsection{Verhalten der Interfaces}
 
 welche tasten als input erlauben (haben numblock und normale ziffern unterschiedliche scancodes?)?