-- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
- hernehmen
+- rs232/pc-kommunikation: nicht den ganzen RAM dumpen? wie erkennt man das ende
+ wenn history noch nicht ganz vollgeschrieben ist?
+ einfach eine zeile skippen (= kein CR und newline machen) wenn das erste byte
+ in der zeile ein nullbyte ist?
+- fuer jede entity eine component definition machen und diese verwenden (in der
+ top-level entity und in den simulationen).
+ $ grep 'work.' *.vhd
+ sollte hilfreich sein.
-- rs232/pc-kommunikation: RAM dumpen
-
-
-- uart rx oversampling, uart rx synchronizen (vlg. debouncing/sync*.vhd)
+== low prio ==
+- logic elements eliminieren
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
-- postlayout: nochmal testen obs im tilab wirklich ned geht.
+- coverage fuer abgabe noetig? => nein
-== BUGS ==
-- warum ist in beh_history s_done und finished manchmal 'X'?
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+ ahnung, wenns geht minimalbeispiel machen
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+ erkennen und erklaeren koennen dazu.
-== low prio ==
-- logic elements eliminieren
-
-== jakob/thomas fragen ==
-- sram warning @ quartus
-- coverage fuer abgabe noetig?
-- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j
-- wie detailiert muessen die screenshots der simulationen sein?
- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+ => deprecated und man soll mindestens component definitionen fuer alle module
+ machen
+
+- postlayout: geht im tilab nicht... reicht screenshot? => ja
+
== FAQ =