1 - rs232/pc-kommunikation: nicht den ganzen RAM dumpen? wie erkennt man das ende
2 wenn history noch nicht ganz vollgeschrieben ist?
3 einfach eine zeile skippen (= kein CR und newline machen) wenn das erste byte
4 in der zeile ein nullbyte ist?
6 - fuer jede entity eine component definition machen und diese verwenden (in der
7 top-level entity und in den simulationen).
12 - logic elements eliminieren
14 == jakob/thomas fragen ==
15 - sram warning @ quartus => duerfen wir ignorieren
17 - coverage fuer abgabe noetig? => nein
19 - bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
20 ahnung, wenns geht minimalbeispiel machen
22 - wie detailiert muessen die screenshots der simulationen sein? => man soll was
23 erkennen und erklaeren koennen dazu.
25 - warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
26 instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
27 => deprecated und man soll mindestens component definitionen fuer alle module
30 - postlayout: geht im tilab nicht... reicht screenshot? => ja
35 Q: wo sieht man f_max im quartus?
36 A: in der project_gen.tcl die zeile
37 > set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
38 entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
39 timing report ersichtlich sein.