src/clk_vga_s3e.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity clk_vga_s3e is
   6         port (
   7                 clk50 : in std_logic;
   8                 clk25 : out std_logic
   9         );
  10 end clk_vga_s3e;
  11
  12 architecture beh of clk_vga_s3e is
  13         signal clk25_int : std_logic;
  14 begin
  15         clk25 <= clk25_int;
  16         process (clk50)
  17         begin
  18                 if clk50'event and clk50='1' then
  19                         clk25_int <= not clk25_int;
  20                 end if;
  21         end process;
  22 end architecture beh;
  23