2 Mon Mar 30 19:52:59 2009
3 Quartus II Version 7.0 Build 33 02/05/2007 SJ Full Version
13 5. Fitter Resource Usage Summary
20 12. Output Pin Default Load For Reported TCO
21 13. Fitter Resource Utilization by Entity
22 14. Delay Chain Summary
23 15. Pad To Core Delay Chain Fanout
25 17. Global & Other Fast Signals
26 18. Non-Global High Fan-Out Signals
27 19. Interconnect Usage Summary
28 20. LAB Logic Elements
30 22. LAB Signals Sourced
31 23. LAB Signals Sourced Out
32 24. LAB Distinct Inputs
33 25. Fitter Device Options
35 27. Fitter Suppressed Messages
42 Copyright (C) 1991-2007 Altera Corporation
43 Your use of Altera Corporation's design tools, logic functions
44 and other software and tools, and its AMPP partner logic
45 functions, and any output files from any of the foregoing
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48 to the terms and conditions of the Altera Program License
49 Subscription Agreement, Altera MegaCore Function License
50 Agreement, or other applicable license agreement, including,
51 without limitation, that your use is for the sole purpose of
52 programming logic devices manufactured by Altera and sold by
53 Altera or its authorized distributors. Please refer to the
54 applicable agreement for further details.
58 +------------------------------------------------------------------------------+
60 +------------------------------------+-----------------------------------------+
61 ; Fitter Status ; Successful - Mon Mar 30 19:52:59 2009 ;
62 ; Quartus II Version ; 7.0 Build 33 02/05/2007 SJ Full Version ;
63 ; Revision Name ; demo ;
64 ; Top-level Entity Name ; demo_top ;
65 ; Family ; Cyclone II ;
66 ; Device ; EP2C35F484C6 ;
67 ; Timing Models ; Final ;
68 ; Total logic elements ; 65 / 33,216 ( < 1 % ) ;
69 ; Total combinational functions ; 65 / 33,216 ( < 1 % ) ;
70 ; Dedicated logic registers ; 16 / 33,216 ( < 1 % ) ;
71 ; Total registers ; 16 ;
72 ; Total pins ; 10 / 322 ( 3 % ) ;
73 ; Total virtual pins ; 0 ;
74 ; Total memory bits ; 0 / 483,840 ( 0 % ) ;
75 ; Embedded Multiplier 9-bit elements ; 0 / 70 ( 0 % ) ;
76 ; Total PLLs ; 1 / 4 ( 25 % ) ;
77 +------------------------------------+-----------------------------------------+
80 +--------------------------------------------------------------------------------------------------------------------------+
82 +--------------------------------------------------------+--------------------------------+--------------------------------+
83 ; Option ; Setting ; Default Value ;
84 +--------------------------------------------------------+--------------------------------+--------------------------------+
85 ; Device ; EP2C35F484C6 ; ;
86 ; Fit Attempts to Skip ; 0 ; 0.0 ;
87 ; Always Enable Input Buffers ; Off ; Off ;
88 ; Router Timing Optimization Level ; Normal ; Normal ;
89 ; Placement Effort Multiplier ; 1.0 ; 1.0 ;
90 ; Router Effort Multiplier ; 1.0 ; 1.0 ;
91 ; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
92 ; Optimize Fast-Corner Timing ; Off ; Off ;
93 ; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
94 ; Optimize Timing ; Normal compilation ; Normal compilation ;
95 ; Optimize IOC Register Placement for Timing ; On ; On ;
96 ; Limit to One Fitting Attempt ; Off ; Off ;
97 ; Final Placement Optimizations ; Automatically ; Automatically ;
98 ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
99 ; Fitter Initial Placement Seed ; 1 ; 1 ;
100 ; PCI I/O ; Off ; Off ;
101 ; Weak Pull-Up Resistor ; Off ; Off ;
102 ; Enable Bus-Hold Circuitry ; Off ; Off ;
103 ; Auto Global Memory Control Signals ; Off ; Off ;
104 ; Auto Packed Registers -- Stratix II/III/Cyclone II/III ; Auto ; Auto ;
105 ; Auto Delay Chains ; On ; On ;
106 ; Auto Merge PLLs ; On ; On ;
107 ; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
108 ; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
109 ; Perform Register Duplication ; Off ; Off ;
110 ; Perform Register Retiming ; Off ; Off ;
111 ; Perform Asynchronous Signal Pipelining ; Off ; Off ;
112 ; Fitter Effort ; Auto Fit ; Auto Fit ;
113 ; Physical Synthesis Effort Level ; Normal ; Normal ;
114 ; Auto Global Clock ; On ; On ;
115 ; Auto Global Register Control Signals ; On ; On ;
116 ; Stop After Congestion Map Generation ; Off ; Off ;
117 ; Use smart compilation ; Off ; Off ;
118 +--------------------------------------------------------+--------------------------------+--------------------------------+
124 The pin-out file can be found in /homes/lechner/Lehre/SS09/HW-Modelling/VO_2009/designflow_presentation/quartus/demo.pin.
127 +---------------------------------------------------------------------+
128 ; Fitter Resource Usage Summary ;
129 +---------------------------------------------+-----------------------+
131 +---------------------------------------------+-----------------------+
132 ; Total logic elements ; 65 / 33,216 ( < 1 % ) ;
133 ; -- Combinational with no register ; 49 ;
134 ; -- Register only ; 0 ;
135 ; -- Combinational with a register ; 16 ;
137 ; Logic element usage by number of LUT inputs ; ;
138 ; -- 4 input functions ; 11 ;
139 ; -- 3 input functions ; 23 ;
140 ; -- <=2 input functions ; 31 ;
141 ; -- Register only ; 0 ;
143 ; Logic elements by mode ; ;
144 ; -- normal mode ; 48 ;
145 ; -- arithmetic mode ; 17 ;
147 ; Total registers* ; 16 / 34,134 ( < 1 % ) ;
148 ; -- Dedicated logic registers ; 16 / 33,216 ( < 1 % ) ;
149 ; -- I/O registers ; 0 / 918 ( 0 % ) ;
151 ; Total LABs: partially or completely used ; 5 / 2,076 ( < 1 % ) ;
152 ; User inserted logic elements ; 0 ;
154 ; I/O pins ; 10 / 322 ( 3 % ) ;
155 ; -- Clock pins ; 1 / 8 ( 13 % ) ;
156 ; Global signals ; 1 ;
157 ; M4Ks ; 0 / 105 ( 0 % ) ;
158 ; Total memory bits ; 0 / 483,840 ( 0 % ) ;
159 ; Total RAM block bits ; 0 / 483,840 ( 0 % ) ;
160 ; Embedded Multiplier 9-bit elements ; 0 / 70 ( 0 % ) ;
161 ; PLLs ; 1 / 4 ( 25 % ) ;
162 ; Global clocks ; 1 / 16 ( 6 % ) ;
163 ; Average interconnect usage ; 0% ;
164 ; Peak interconnect usage ; 0% ;
165 ; Maximum fan-out node ; RESET ;
166 ; Maximum fan-out ; 16 ;
167 ; Highest non-global fan-out signal ; RESET ;
168 ; Highest non-global fan-out ; 16 ;
169 ; Total fan-out ; 226 ;
170 ; Average fan-out ; 2.35 ;
171 +---------------------------------------------+-----------------------+
172 * Register count does not include registers inside RAM blocks or DSP blocks.
176 +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
178 +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
179 ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
180 +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
181 ; CLK ; M1 ; 1 ; 0 ; 18 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
182 ; RESET ; B3 ; 3 ; 1 ; 36 ; 3 ; 16 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
183 +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
186 +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
188 +---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
189 ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
190 +---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
191 ; LEDS[0] ; W5 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
192 ; LEDS[1] ; W4 ; 1 ; 0 ; 4 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
193 ; LEDS[2] ; W3 ; 1 ; 0 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
194 ; LEDS[3] ; W2 ; 1 ; 0 ; 6 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
195 ; LEDS[4] ; W1 ; 1 ; 0 ; 6 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
196 ; LEDS[5] ; V2 ; 1 ; 0 ; 7 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
197 ; LEDS[6] ; V1 ; 1 ; 0 ; 7 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
198 ; LEDS[7] ; U1 ; 1 ; 0 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
199 +---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
202 +-----------------------------------------------------------+
204 +----------+-----------------+---------------+--------------+
205 ; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
206 +----------+-----------------+---------------+--------------+
207 ; 1 ; 9 / 46 ( 20 % ) ; 3.3V ; -- ;
208 ; 2 ; 2 / 39 ( 5 % ) ; 3.3V ; -- ;
209 ; 3 ; 1 / 39 ( 3 % ) ; 3.3V ; -- ;
210 ; 4 ; 0 / 36 ( 0 % ) ; 3.3V ; -- ;
211 ; 5 ; 0 / 44 ( 0 % ) ; 3.3V ; -- ;
212 ; 6 ; 1 / 43 ( 2 % ) ; 3.3V ; -- ;
213 ; 7 ; 0 / 36 ( 0 % ) ; 3.3V ; -- ;
214 ; 8 ; 0 / 39 ( 0 % ) ; 3.3V ; -- ;
215 +----------+-----------------+---------------+--------------+
218 +------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
220 +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
221 ; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
222 +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
223 ; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
224 ; A2 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
225 ; A3 ; 485 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
226 ; A4 ; 484 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
227 ; A5 ; 482 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
228 ; A6 ; 480 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
229 ; A7 ; 460 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
230 ; A8 ; 458 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
231 ; A9 ; 448 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
232 ; A10 ; 440 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
233 ; A11 ; 434 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
234 ; A12 ; 430 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
235 ; A13 ; 428 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
236 ; A14 ; 423 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
237 ; A15 ; 414 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
238 ; A16 ; 412 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
239 ; A17 ; 404 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
240 ; A18 ; 380 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
241 ; A19 ; 378 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
242 ; A20 ; 376 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
243 ; A21 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
244 ; A22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
245 ; AA1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
246 ; AA2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
247 ; AA3 ; 131 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
248 ; AA4 ; 134 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
249 ; AA5 ; 138 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
250 ; AA6 ; 151 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
251 ; AA7 ; 158 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
252 ; AA8 ; 170 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
253 ; AA9 ; 176 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
254 ; AA10 ; 182 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
255 ; AA11 ; 184 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
256 ; AA12 ; 190 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
257 ; AA13 ; 195 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
258 ; AA14 ; 204 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
259 ; AA15 ; 206 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
260 ; AA16 ; 208 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
261 ; AA17 ; 214 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
262 ; AA18 ; 228 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
263 ; AA19 ; 242 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
264 ; AA20 ; 244 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
265 ; AA21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
266 ; AA22 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
267 ; AB1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
268 ; AB2 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
269 ; AB3 ; 132 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
270 ; AB4 ; 133 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
271 ; AB5 ; 137 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
272 ; AB6 ; 150 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
273 ; AB7 ; 157 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
274 ; AB8 ; 169 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
275 ; AB9 ; 175 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
276 ; AB10 ; 181 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
277 ; AB11 ; 183 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
278 ; AB12 ; 189 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
279 ; AB13 ; 194 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
280 ; AB14 ; 203 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
281 ; AB15 ; 205 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
282 ; AB16 ; 207 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
283 ; AB17 ; 213 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
284 ; AB18 ; 227 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
285 ; AB19 ; 241 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
286 ; AB20 ; 243 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
287 ; AB21 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
288 ; AB22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
289 ; B1 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
290 ; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
291 ; B3 ; 486 ; 3 ; RESET ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
292 ; B4 ; 483 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
293 ; B5 ; 481 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
294 ; B6 ; 479 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
295 ; B7 ; 459 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
296 ; B8 ; 457 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
297 ; B9 ; 447 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
298 ; B10 ; 439 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
299 ; B11 ; 433 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
300 ; B12 ; 429 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
301 ; B13 ; 427 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
302 ; B14 ; 422 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
303 ; B15 ; 413 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
304 ; B16 ; 411 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
305 ; B17 ; 403 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
306 ; B18 ; 379 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
307 ; B19 ; 377 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
308 ; B20 ; 375 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
309 ; B21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
310 ; B22 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
311 ; C1 ; 8 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
312 ; C2 ; 9 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
313 ; C3 ; 1 ; 2 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
314 ; C4 ; 0 ; 2 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
315 ; C5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
316 ; C6 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
317 ; C7 ; 474 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
318 ; C8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
319 ; C9 ; 464 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
320 ; C10 ; 445 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
321 ; C11 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
322 ; C12 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
323 ; C13 ; 415 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
324 ; C14 ; 398 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
325 ; C15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
326 ; C16 ; 388 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
327 ; C17 ; 374 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
328 ; C18 ; 373 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
329 ; C19 ; 367 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
330 ; C20 ; 368 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
331 ; C21 ; 360 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
332 ; C22 ; 361 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
333 ; D1 ; 26 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
334 ; D2 ; 27 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
335 ; D3 ; 2 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
336 ; D4 ; 3 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
337 ; D5 ; 4 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
338 ; D6 ; 5 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
339 ; D7 ; 466 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
340 ; D8 ; 463 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
341 ; D9 ; 454 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
342 ; D10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
343 ; D11 ; 436 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
344 ; D12 ; 431 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
345 ; D13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
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589 ; R15 ; 226 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
590 ; R16 ; 235 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
591 ; R17 ; 265 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
592 ; R18 ; 275 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
593 ; R19 ; 276 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
594 ; R20 ; 288 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
595 ; R21 ; 283 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
596 ; R22 ; 284 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
597 ; T1 ; 96 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
598 ; T2 ; 97 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
599 ; T3 ; 112 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
600 ; T4 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
601 ; T5 ; 110 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
602 ; T6 ; 111 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
603 ; T7 ; 142 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
604 ; T8 ; 141 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
605 ; T9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
606 ; T10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
607 ; T11 ; 177 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
608 ; T12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
609 ; T13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
610 ; T14 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
611 ; T15 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
612 ; T16 ; 236 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
613 ; T17 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
614 ; T18 ; 252 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
615 ; T19 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
616 ; T20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
617 ; T21 ; 281 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
618 ; T22 ; 282 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
619 ; U1 ; 101 ; 1 ; LEDS[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
620 ; U2 ; 102 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
621 ; U3 ; 113 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
622 ; U4 ; 129 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
623 ; U5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
624 ; U6 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
625 ; U7 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
626 ; U8 ; 145 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
627 ; U9 ; 163 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
628 ; U10 ; 164 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
629 ; U11 ; 185 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
630 ; U12 ; 186 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
631 ; U13 ; 199 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
632 ; U14 ; 217 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
633 ; U15 ; 237 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
634 ; U16 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
635 ; U17 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
636 ; U18 ; 251 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
637 ; U19 ; 253 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
638 ; U20 ; 259 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
639 ; U21 ; 273 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
640 ; U22 ; 274 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
641 ; V1 ; 108 ; 1 ; LEDS[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
642 ; V2 ; 109 ; 1 ; LEDS[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
643 ; V3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
644 ; V4 ; 130 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
645 ; V5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
646 ; V6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
647 ; V7 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
648 ; V8 ; 153 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
649 ; V9 ; 156 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
650 ; V10 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
651 ; V11 ; 180 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
652 ; V12 ; 188 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
653 ; V13 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
654 ; V14 ; 210 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
655 ; V15 ; 238 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
656 ; V16 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
657 ; V17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
658 ; V18 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
659 ; V19 ; 246 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
660 ; V20 ; 254 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
661 ; V21 ; 271 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
662 ; V22 ; 272 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
663 ; W1 ; 114 ; 1 ; LEDS[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
664 ; W2 ; 115 ; 1 ; LEDS[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
665 ; W3 ; 122 ; 1 ; LEDS[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
666 ; W4 ; 123 ; 1 ; LEDS[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
667 ; W5 ; 128 ; 1 ; LEDS[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
668 ; W6 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
669 ; W7 ; 154 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
670 ; W8 ; 155 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
671 ; W9 ; 160 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
672 ; W10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
673 ; W11 ; 179 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
674 ; W12 ; 187 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
675 ; W13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
676 ; W14 ; 209 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
677 ; W15 ; 220 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
678 ; W16 ; 240 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
679 ; W17 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
680 ; W18 ; 250 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
681 ; W19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
682 ; W20 ; 247 ; 6 ; ~LVDS150p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
683 ; W21 ; 260 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
684 ; W22 ; 261 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
685 ; Y1 ; 116 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
686 ; Y2 ; 117 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
687 ; Y3 ; 126 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
688 ; Y4 ; 127 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
689 ; Y5 ; 135 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
690 ; Y6 ; 136 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
691 ; Y7 ; 143 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
692 ; Y8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
693 ; Y9 ; 159 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
694 ; Y10 ; 172 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
695 ; Y11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
696 ; Y12 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
697 ; Y13 ; 202 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
698 ; Y14 ; 219 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
699 ; Y15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
700 ; Y16 ; 229 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
701 ; Y17 ; 239 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
702 ; Y18 ; 245 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
703 ; Y19 ; 248 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
704 ; Y20 ; 249 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
705 ; Y21 ; 268 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
706 ; Y22 ; 269 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
707 +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
710 +--------------------------------------------------------------------------+
712 +----------------------------------+---------------------------------------+
713 ; Name ; pll:inst1|altpll:altpll_component|pll ;
714 +----------------------------------+---------------------------------------+
715 ; PLL mode ; Normal ;
716 ; Compensate clock ; clock0 ;
717 ; Self reset on gated loss of lock ; Off ;
718 ; Gate lock counter ; -- ;
719 ; Input frequency 0 ; 25.0 MHz ;
720 ; Input frequency 1 ; -- ;
721 ; Nominal PFD frequency ; 25.0 MHz ;
722 ; Nominal VCO frequency ; 800.0 MHz ;
723 ; VCO post scale ; -- ;
724 ; VCO multiply ; -- ;
726 ; Freq min lock ; 15.63 MHz ;
727 ; Freq max lock ; 31.25 MHz ;
732 ; Preserve counter order ; Off ;
733 ; PLL location ; PLL_1 ;
734 ; Inclk0 signal ; CLK ;
735 ; Inclk1 signal ; -- ;
736 ; Inclk0 signal type ; Dedicated Pin ;
737 ; Inclk1 signal type ; -- ;
738 +----------------------------------+---------------------------------------+
741 +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
743 +-----------------------------------------+--------------+------+-----+------------------+-------------+------------+---------+---------------+------------+---------+---------+
744 ; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Initial ; VCO Tap ;
745 +-----------------------------------------+--------------+------+-----+------------------+-------------+------------+---------+---------------+------------+---------+---------+
746 ; pll:inst1|altpll:altpll_component|_clk0 ; clock0 ; 4 ; 1 ; 100.0 MHz ; 0 (0 ps) ; 50/50 ; C0 ; 8 ; 4/4 Even ; 1 ; 0 ;
747 +-----------------------------------------+--------------+------+-----+------------------+-------------+------------+---------+---------------+------------+---------+---------+
750 +-------------------------------------------------------------------------------+
751 ; Output Pin Default Load For Reported TCO ;
752 +----------------------------------+-------+------------------------------------+
753 ; I/O Standard ; Load ; Termination Resistance ;
754 +----------------------------------+-------+------------------------------------+
755 ; 3.3-V LVTTL ; 0 pF ; Not Available ;
756 ; 3.3-V LVCMOS ; 0 pF ; Not Available ;
757 ; 2.5 V ; 0 pF ; Not Available ;
758 ; 1.8 V ; 0 pF ; Not Available ;
759 ; 1.5 V ; 0 pF ; Not Available ;
760 ; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
761 ; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
762 ; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
763 ; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
764 ; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
765 ; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
766 ; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
767 ; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
768 ; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
769 ; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
770 ; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
771 ; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
772 ; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
773 ; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
774 ; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
775 ; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
776 ; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
777 ; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
778 ; LVDS ; 0 pF ; 100 Ohm (Differential) ;
779 ; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
780 ; RSDS ; 0 pF ; 100 Ohm (Differential) ;
781 ; Simple RSDS ; 0 pF ; Not Available ;
782 ; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
783 +----------------------------------+-------+------------------------------------+
784 Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
787 +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
788 ; Fitter Resource Utilization by Entity ;
789 +-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------+
790 ; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ;
791 +-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------+
792 ; |demo_top ; 65 (0) ; 16 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 10 ; 0 ; 49 (0) ; 0 (0) ; 16 (0) ; |demo_top ;
793 ; |demo:inst| ; 65 (36) ; 16 (16) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 49 (20) ; 0 (0) ; 16 (9) ; |demo_top|demo:inst ;
794 ; |lpm_divide:Mod0| ; 36 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (0) ; 0 (0) ; 7 (0) ; |demo_top|demo:inst|lpm_divide:Mod0 ;
795 ; |lpm_divide_85m:auto_generated| ; 36 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (0) ; 0 (0) ; 7 (0) ; |demo_top|demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated ;
796 ; |sign_div_unsign_fkh:divider| ; 36 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (0) ; 0 (0) ; 7 (0) ; |demo_top|demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider ;
797 ; |alt_u_div_00f:divider| ; 36 (36) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (29) ; 0 (0) ; 7 (7) ; |demo_top|demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider ;
798 ; |pll:inst1| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |demo_top|pll:inst1 ;
799 ; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |demo_top|pll:inst1|altpll:altpll_component ;
800 +-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------+
801 Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
804 +----------------------------------------------------------------------------------+
805 ; Delay Chain Summary ;
806 +---------+----------+---------------+---------------+-----------------------+-----+
807 ; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
808 +---------+----------+---------------+---------------+-----------------------+-----+
809 ; LEDS[7] ; Output ; -- ; -- ; -- ; -- ;
810 ; LEDS[6] ; Output ; -- ; -- ; -- ; -- ;
811 ; LEDS[5] ; Output ; -- ; -- ; -- ; -- ;
812 ; LEDS[4] ; Output ; -- ; -- ; -- ; -- ;
813 ; LEDS[3] ; Output ; -- ; -- ; -- ; -- ;
814 ; LEDS[2] ; Output ; -- ; -- ; -- ; -- ;
815 ; LEDS[1] ; Output ; -- ; -- ; -- ; -- ;
816 ; LEDS[0] ; Output ; -- ; -- ; -- ; -- ;
817 ; RESET ; Input ; 6 ; 6 ; -- ; -- ;
818 ; CLK ; Input ; -- ; -- ; -- ; -- ;
819 +---------+----------+---------------+---------------+-----------------------+-----+
822 +---------------------------------------------------------------+
823 ; Pad To Core Delay Chain Fanout ;
824 +---------------------------------+-------------------+---------+
825 ; Source Pin / Fanout ; Pad To Core Index ; Setting ;
826 +---------------------------------+-------------------+---------+
828 ; - demo:inst|knightlight[7] ; 1 ; 6 ;
829 ; - demo:inst|knightlight[6] ; 1 ; 6 ;
830 ; - demo:inst|knightlight[5] ; 1 ; 6 ;
831 ; - demo:inst|knightlight[4] ; 1 ; 6 ;
832 ; - demo:inst|knightlight[3] ; 1 ; 6 ;
833 ; - demo:inst|knightlight[2] ; 1 ; 6 ;
834 ; - demo:inst|knightlight[1] ; 1 ; 6 ;
835 ; - demo:inst|knightlight[0] ; 1 ; 6 ;
836 ; - demo:inst|counter[3] ; 1 ; 6 ;
837 ; - demo:inst|counter[2] ; 1 ; 6 ;
838 ; - demo:inst|counter[1] ; 1 ; 6 ;
839 ; - demo:inst|counter[0] ; 1 ; 6 ;
840 ; - demo:inst|counter[4] ; 1 ; 6 ;
841 ; - demo:inst|counter[5] ; 1 ; 6 ;
842 ; - demo:inst|counter[6] ; 1 ; 6 ;
843 ; - demo:inst|ledstate ; 1 ; 6 ;
845 +---------------------------------+-------------------+---------+
848 +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------+
850 +-----------------------------------------+----------+---------+-------------------------+--------+----------------------+------------------+---------------------------+
851 ; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
852 +-----------------------------------------+----------+---------+-------------------------+--------+----------------------+------------------+---------------------------+
853 ; CLK ; PIN_M1 ; 1 ; Clock ; no ; -- ; -- ; -- ;
854 ; RESET ; PIN_B3 ; 16 ; Sync. clear, Sync. load ; no ; -- ; -- ; -- ;
855 ; pll:inst1|altpll:altpll_component|_clk0 ; PLL_1 ; 16 ; Clock ; yes ; Global Clock ; GCLK3 ; -- ;
856 +-----------------------------------------+----------+---------+-------------------------+--------+----------------------+------------------+---------------------------+
859 +------------------------------------------------------------------------------------------------------------------------------------+
860 ; Global & Other Fast Signals ;
861 +-----------------------------------------+----------+---------+----------------------+------------------+---------------------------+
862 ; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
863 +-----------------------------------------+----------+---------+----------------------+------------------+---------------------------+
864 ; pll:inst1|altpll:altpll_component|_clk0 ; PLL_1 ; 16 ; Global Clock ; GCLK3 ; -- ;
865 +-----------------------------------------+----------+---------+----------------------+------------------+---------------------------+
868 +------------------------------------------------------------------------------------------------------------------------------------------------+
869 ; Non-Global High Fan-Out Signals ;
870 +--------------------------------------------------------------------------------------------------------------------------------------+---------+
872 +--------------------------------------------------------------------------------------------------------------------------------------+---------+
874 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[7]~26 ; 14 ;
875 ; demo:inst|ledstate ; 11 ;
876 ; demo:inst|Equal1~59 ; 9 ;
877 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[8]~32 ; 7 ;
878 ; demo:inst|knightlight[2] ; 6 ;
879 ; demo:inst|knightlight[3] ; 6 ;
880 ; demo:inst|knightlight[1] ; 5 ;
881 ; demo:inst|knightlight[4] ; 5 ;
882 ; demo:inst|knightlight[5] ; 5 ;
883 ; demo:inst|knightlight[6] ; 5 ;
884 ; demo:inst|counter[0] ; 4 ;
885 ; demo:inst|knightlight[0] ; 4 ;
886 ; demo:inst|knightlight[7] ; 4 ;
887 ; demo:inst|Add0~98 ; 3 ;
888 ; demo:inst|Add0~96 ; 3 ;
889 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[50]~29 ; 2 ;
890 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[50]~21 ; 2 ;
891 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[51]~28 ; 2 ;
892 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[51]~20 ; 2 ;
893 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[52]~27 ; 2 ;
894 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[52]~19 ; 2 ;
895 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[53]~26 ; 2 ;
896 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[53]~18 ; 2 ;
897 ; demo:inst|Add0~108 ; 2 ;
898 ; demo:inst|Add0~106 ; 2 ;
899 ; demo:inst|Add0~104 ; 2 ;
900 ; demo:inst|Add0~102 ; 2 ;
901 ; demo:inst|Add0~100 ; 2 ;
902 ; demo:inst|counter[4] ; 2 ;
903 ; demo:inst|counter[6] ; 2 ;
904 ; demo:inst|counter[5] ; 2 ;
905 ; demo:inst|counter[2] ; 2 ;
906 ; demo:inst|counter[3] ; 2 ;
907 ; demo:inst|counter[1] ; 2 ;
909 ; demo:inst|ledstate_next~436 ; 1 ;
910 ; demo:inst|ledstate_next~435 ; 1 ;
911 ; demo:inst|ledstate_next~434 ; 1 ;
912 ; demo:inst|ledstate_next~433 ; 1 ;
913 ; demo:inst|ledstate_next~432 ; 1 ;
914 ; demo:inst|ledstate_next~431 ; 1 ;
915 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[60]~642 ; 1 ;
916 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[62]~641 ; 1 ;
917 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[61]~640 ; 1 ;
918 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[58]~639 ; 1 ;
919 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[59]~638 ; 1 ;
920 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[56]~637 ; 1 ;
921 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[57]~636 ; 1 ;
922 ; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[49]~30 ; 1 ;
923 +--------------------------------------------------------------------------------------------------------------------------------------+---------+
926 +----------------------------------------------------+
927 ; Interconnect Usage Summary ;
928 +----------------------------+-----------------------+
929 ; Interconnect Resource Type ; Usage ;
930 +----------------------------+-----------------------+
931 ; Block interconnects ; 64 / 94,460 ( < 1 % ) ;
932 ; C16 interconnects ; 11 / 3,315 ( < 1 % ) ;
933 ; C4 interconnects ; 51 / 60,840 ( < 1 % ) ;
934 ; Direct links ; 27 / 94,460 ( < 1 % ) ;
935 ; Global clocks ; 1 / 16 ( 6 % ) ;
936 ; Local interconnects ; 41 / 33,216 ( < 1 % ) ;
937 ; R24 interconnects ; 16 / 3,091 ( < 1 % ) ;
938 ; R4 interconnects ; 79 / 81,294 ( < 1 % ) ;
939 +----------------------------+-----------------------+
942 +---------------------------------------------------------------------------+
943 ; LAB Logic Elements ;
944 +---------------------------------------------+-----------------------------+
945 ; Number of Logic Elements (Average = 13.00) ; Number of LABs (Total = 5) ;
946 +---------------------------------------------+-----------------------------+
963 +---------------------------------------------+-----------------------------+
966 +------------------------------------------------------------------+
968 +------------------------------------+-----------------------------+
969 ; LAB-wide Signals (Average = 1.60) ; Number of LABs (Total = 5) ;
970 +------------------------------------+-----------------------------+
972 ; 1 Sync. clear ; 3 ;
974 +------------------------------------+-----------------------------+
977 +----------------------------------------------------------------------------+
978 ; LAB Signals Sourced ;
979 +----------------------------------------------+-----------------------------+
980 ; Number of Signals Sourced (Average = 16.00) ; Number of LABs (Total = 5) ;
981 +----------------------------------------------+-----------------------------+
1003 +----------------------------------------------+-----------------------------+
1006 +-------------------------------------------------------------------------------+
1007 ; LAB Signals Sourced Out ;
1008 +-------------------------------------------------+-----------------------------+
1009 ; Number of Signals Sourced Out (Average = 8.40) ; Number of LABs (Total = 5) ;
1010 +-------------------------------------------------+-----------------------------+
1028 +-------------------------------------------------+-----------------------------+
1031 +----------------------------------------------------------------------------+
1032 ; LAB Distinct Inputs ;
1033 +----------------------------------------------+-----------------------------+
1034 ; Number of Distinct Inputs (Average = 10.00) ; Number of LABs (Total = 5) ;
1035 +----------------------------------------------+-----------------------------+
1051 +----------------------------------------------+-----------------------------+
1054 +-------------------------------------------------------------------------+
1055 ; Fitter Device Options ;
1056 +----------------------------------------------+--------------------------+
1057 ; Option ; Setting ;
1058 +----------------------------------------------+--------------------------+
1059 ; Enable user-supplied start-up clock (CLKUSR) ; Off ;
1060 ; Enable device-wide reset (DEV_CLRn) ; Off ;
1061 ; Enable device-wide output enable (DEV_OE) ; Off ;
1062 ; Enable INIT_DONE output ; Off ;
1063 ; Configuration scheme ; Active Serial ;
1064 ; Error detection CRC ; Off ;
1065 ; nCEO ; As output driving ground ;
1066 ; Reserve all unused pins ; As input tri-stated ;
1067 ; Base pin-out file on sameframe device ; Off ;
1068 +----------------------------------------------+--------------------------+
1074 Info: *******************************************************************
1075 Info: Running Quartus II Fitter
1076 Info: Version 7.0 Build 33 02/05/2007 SJ Full Version
1077 Info: Processing started: Mon Mar 30 19:52:45 2009
1078 Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off demo -c demo
1079 Info: Selected device EP2C35F484C6 for design "demo"
1080 Info: Implemented PLL "pll:inst1|altpll:altpll_component|pll" as Cyclone II PLL type
1081 Info: Implementing clock multiplication of 4, clock division of 1, and phase shift of 0 degrees (0 ps) for pll:inst1|altpll:altpll_component|_clk0 port
1082 Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
1083 Info: Fitter is using the Classic Timing Analyzer
1084 Info: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirements
1085 Info: The Fitter has identified 1 logical partitions of which 0 have a previous placement to use
1086 Info: Previous placement does not exist for 92 of 92 atoms in partition Top
1087 Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
1088 Info: Device EP2C15AF484C6 is compatible
1089 Info: Device EP2C20F484C6 is compatible
1090 Info: Device EP2C50F484C6 is compatible
1091 Info: Fitter converted 3 user pins into dedicated programming pins
1092 Info: Pin ~ASDO~ is reserved at location C4
1093 Info: Pin ~nCSO~ is reserved at location C3
1094 Info: Pin ~LVDS150p/nCEO~ is reserved at location W20
1095 Info: Automatically promoted node pll:inst1|altpll:altpll_component|_clk0 (placed in counter C0 of PLL_1)
1096 Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
1097 Info: Starting register packing
1098 Info: Finished register packing: elapsed time is 00:00:01
1099 Extra Info: No registers were packed into other blocks
1100 Info: Fitter placement preparation operations beginning
1101 Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
1102 Info: Fitter placement operations beginning
1103 Info: Fitter placement was successful
1104 Info: Fitter placement operations ending: elapsed time is 00:00:00
1105 Info: Estimated most critical path is register to register delay of 6.881 ns
1106 Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X57_Y31; Fanout = 3; REG Node = 'demo:inst|counter[3]'
1107 Info: 2: + IC(0.914 ns) + CELL(0.414 ns) = 1.328 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|Add0~101'
1108 Info: 3: + IC(0.000 ns) + CELL(0.410 ns) = 1.738 ns; Loc. = LAB_X55_Y31; Fanout = 3; COMB Node = 'demo:inst|Add0~102'
1109 Info: 4: + IC(0.397 ns) + CELL(0.414 ns) = 2.549 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[3]~19'
1110 Info: 5: + IC(0.000 ns) + CELL(0.071 ns) = 2.620 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[4]~21'
1111 Info: 6: + IC(0.000 ns) + CELL(0.071 ns) = 2.691 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[5]~23'
1112 Info: 7: + IC(0.000 ns) + CELL(0.071 ns) = 2.762 ns; Loc. = LAB_X55_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[6]~25'
1113 Info: 8: + IC(0.000 ns) + CELL(0.410 ns) = 3.172 ns; Loc. = LAB_X55_Y31; Fanout = 14; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[7]~26'
1114 Info: 9: + IC(0.587 ns) + CELL(0.437 ns) = 4.196 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[49]~22'
1115 Info: 10: + IC(0.397 ns) + CELL(0.414 ns) = 5.007 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[2]~21'
1116 Info: 11: + IC(0.000 ns) + CELL(0.071 ns) = 5.078 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[3]~23'
1117 Info: 12: + IC(0.000 ns) + CELL(0.071 ns) = 5.149 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[4]~25'
1118 Info: 13: + IC(0.000 ns) + CELL(0.071 ns) = 5.220 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[5]~27'
1119 Info: 14: + IC(0.000 ns) + CELL(0.071 ns) = 5.291 ns; Loc. = LAB_X57_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[6]~29'
1120 Info: 15: + IC(0.000 ns) + CELL(0.071 ns) = 5.362 ns; Loc. = LAB_X57_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[7]~31'
1121 Info: 16: + IC(0.000 ns) + CELL(0.410 ns) = 5.772 ns; Loc. = LAB_X57_Y31; Fanout = 7; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[8]~32'
1122 Info: 17: + IC(0.875 ns) + CELL(0.150 ns) = 6.797 ns; Loc. = LAB_X55_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[57]~636'
1123 Info: 18: + IC(0.000 ns) + CELL(0.084 ns) = 6.881 ns; Loc. = LAB_X55_Y31; Fanout = 3; REG Node = 'demo:inst|counter[1]'
1124 Info: Total cell delay = 3.711 ns ( 53.93 % )
1125 Info: Total interconnect delay = 3.170 ns ( 46.07 % )
1126 Info: Fitter routing operations beginning
1127 Info: Average interconnect usage is 0% of the available device resources. Peak interconnect usage is 0%
1128 Info: The peak interconnect region extends from location X22_Y12 to location X32_Y23
1129 Info: Fitter routing operations ending: elapsed time is 00:00:00
1130 Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
1131 Info: Optimizations that may affect the design's routability were skipped
1132 Info: Optimizations that may affect the design's timing were skipped
1133 Info: Started post-fitting delay annotation
1134 Warning: Found 8 output pins without output pin load capacitance assignment
1135 Info: Pin "LEDS[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1136 Info: Pin "LEDS[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1137 Info: Pin "LEDS[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1138 Info: Pin "LEDS[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1139 Info: Pin "LEDS[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1140 Info: Pin "LEDS[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1141 Info: Pin "LEDS[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1142 Info: Pin "LEDS[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
1143 Info: Delay annotation completed successfully
1144 Info: Quartus II Fitter was successful. 0 errors, 1 warning
1145 Info: Processing ended: Mon Mar 30 19:52:59 2009
1146 Info: Elapsed time: 00:00:14
1149 +----------------------------+
1150 ; Fitter Suppressed Messages ;
1151 +----------------------------+
1152 The suppressed messages can be found in /homes/lechner/Lehre/SS09/HW-Modelling/VO_2009/designflow_presentation/quartus/demo.fit.smsg.
projects / hwmod.git / blob