util/flashrom/chipset_enable.c

   1 /*
   2  * This file is part of the flashrom project.
   3  *
   4  * Copyright (C) 2000 Silicon Integrated System Corporation
   5  * Copyright (C) 2005-2007 coresystems GmbH <stepan@coresystems.de>
   6  * Copyright (C) 2006 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; version 2 of the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 /*
  23  * Contains the chipset specific flash enables.
  24  */
  25
  26 #define _LARGEFILE64_SOURCE
  27
  28 #include <stdio.h>
  29 #include <pci/pci.h>
  30 #include <stdlib.h>
  31 #include <sys/types.h>
  32 #include <sys/stat.h>
  33 #include <sys/mman.h>
  34 #include <fcntl.h>
  35 #include <unistd.h>
  36 #include "flash.h"
  37
  38 unsigned long flashbase = 0;
  39
  40 /**
  41  * flashrom defaults to LPC flash devices. If a known SPI controller is found
  42  * and the SPI strappings are set, this will be overwritten by the probing code.
  43  *
  44  * Eventually, this will become an array when multiple flash support works.
  45  */
  46
  47 flashbus_t flashbus = BUS_TYPE_LPC;
  48 void *spibar = NULL;
  49
  50 extern int ichspi_lock;
  51
  52 static int enable_flash_ali_m1533(struct pci_dev *dev, const char *name)
  53 {
  54         uint8_t tmp;
  55
  56         /*
  57          * ROM Write enable, 0xFFFC0000-0xFFFDFFFF and
  58          * 0xFFFE0000-0xFFFFFFFF ROM select enable.
  59          */
  60         tmp = pci_read_byte(dev, 0x47);
  61         tmp |= 0x46;
  62         pci_write_byte(dev, 0x47, tmp);
  63
  64         return 0;
  65 }
  66
  67 static int enable_flash_sis630(struct pci_dev *dev, const char *name)
  68 {
  69         uint8_t b;
  70
  71         /* Enable 0xFFF8000~0xFFFF0000 decoding on SiS 540/630. */
  72         b = pci_read_byte(dev, 0x40);
  73         pci_write_byte(dev, 0x40, b | 0xb);
  74
  75         /* Flash write enable on SiS 540/630. */
  76         b = pci_read_byte(dev, 0x45);
  77         pci_write_byte(dev, 0x45, b | 0x40);
  78
  79         /* The same thing on SiS 950 Super I/O side... */
  80
  81         /* First probe for Super I/O on config port 0x2e. */
  82         OUTB(0x87, 0x2e);
  83         OUTB(0x01, 0x2e);
  84         OUTB(0x55, 0x2e);
  85         OUTB(0x55, 0x2e);
  86
  87         if (INB(0x2f) != 0x87) {
  88                 /* If that failed, try config port 0x4e. */
  89                 OUTB(0x87, 0x4e);
  90                 OUTB(0x01, 0x4e);
  91                 OUTB(0x55, 0x4e);
  92                 OUTB(0xaa, 0x4e);
  93                 if (INB(0x4f) != 0x87) {
  94                         printf("Can not access SiS 950\n");
  95                         return -1;
  96                 }
  97                 OUTB(0x24, 0x4e);
  98                 b = INB(0x4f) | 0xfc;
  99                 OUTB(0x24, 0x4e);
 100                 OUTB(b, 0x4f);
 101                 OUTB(0x02, 0x4e);
 102                 OUTB(0x02, 0x4f);
 103         }
 104
 105         OUTB(0x24, 0x2e);
 106         printf("2f is %#x\n", INB(0x2f));
 107         b = INB(0x2f) | 0xfc;
 108         OUTB(0x24, 0x2e);
 109         OUTB(b, 0x2f);
 110
 111         OUTB(0x02, 0x2e);
 112         OUTB(0x02, 0x2f);
 113
 114         return 0;
 115 }
 116
 117 /* Datasheet:
 118  *   - Name: 82371AB PCI-TO-ISA / IDE XCELERATOR (PIIX4)
 119  *   - URL: http://www.intel.com/design/intarch/datashts/290562.htm
 120  *   - PDF: http://www.intel.com/design/intarch/datashts/29056201.pdf
 121  *   - Order Number: 290562-001
 122  */
 123 static int enable_flash_piix4(struct pci_dev *dev, const char *name)
 124 {
 125         uint16_t old, new;
 126         uint16_t xbcs = 0x4e;   /* X-Bus Chip Select register. */
 127
 128         old = pci_read_word(dev, xbcs);
 129
 130         /* Set bit 9: 1-Meg Extended BIOS Enable (PCI master accesses to
 131          *            FFF00000-FFF7FFFF are forwarded to ISA).
 132          *            Note: This bit is reserved on PIIX/PIIX3/MPIIX.
 133          * Set bit 7: Extended BIOS Enable (PCI master accesses to
 134          *            FFF80000-FFFDFFFF are forwarded to ISA).
 135          * Set bit 6: Lower BIOS Enable (PCI master, or ISA master accesses to
 136          *            the lower 64-Kbyte BIOS block (E0000-EFFFF) at the top
 137          *            of 1 Mbyte, or the aliases at the top of 4 Gbyte
 138          *            (FFFE0000-FFFEFFFF) result in the generation of BIOSCS#.
 139          * Note: Accesses to FFFF0000-FFFFFFFF are always forwarded to ISA.
 140          * Set bit 2: BIOSCS# Write Enable (1=enable, 0=disable).
 141          */
 142         if (dev->device_id == 0x122e || dev->device_id == 0x7000
 143             || dev->device_id == 0x1234)
 144                 new = old | 0x00c4; /* PIIX/PIIX3/MPIIX: Bit 9 is reserved. */
 145         else
 146                 new = old | 0x02c4;
 147
 148         if (new == old)
 149                 return 0;
 150
 151         pci_write_word(dev, xbcs, new);
 152
 153         if (pci_read_word(dev, xbcs) != new) {
 154                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", xbcs, new, name);
 155                 return -1;
 156         }
 157
 158         return 0;
 159 }
 160
 161 /*
 162  * See ie. page 375 of "Intel I/O Controller Hub 7 (ICH7) Family Datasheet"
 163  * http://download.intel.com/design/chipsets/datashts/30701303.pdf
 164  */
 165 static int enable_flash_ich(struct pci_dev *dev, const char *name,
 166                             int bios_cntl)
 167 {
 168         uint8_t old, new;
 169
 170         /*
 171          * Note: the ICH0-ICH5 BIOS_CNTL register is actually 16 bit wide, but
 172          * just treating it as 8 bit wide seems to work fine in practice.
 173          */
 174         old = pci_read_byte(dev, bios_cntl);
 175
 176         printf_debug("\nBIOS Lock Enable: %sabled, ",
 177                      (old & (1 << 1)) ? "en" : "dis");
 178         printf_debug("BIOS Write Enable: %sabled, ",
 179                      (old & (1 << 0)) ? "en" : "dis");
 180         printf_debug("BIOS_CNTL is 0x%x\n", old);
 181
 182         new = old | 1;
 183
 184         if (new == old)
 185                 return 0;
 186
 187         pci_write_byte(dev, bios_cntl, new);
 188
 189         if (pci_read_byte(dev, bios_cntl) != new) {
 190                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", bios_cntl, new, name);
 191                 return -1;
 192         }
 193
 194         return 0;
 195 }
 196
 197 static int enable_flash_ich_4e(struct pci_dev *dev, const char *name)
 198 {
 199         return enable_flash_ich(dev, name, 0x4e);
 200 }
 201
 202 static int enable_flash_ich_dc(struct pci_dev *dev, const char *name)
 203 {
 204         return enable_flash_ich(dev, name, 0xdc);
 205 }
 206
 207 #define ICH_STRAP_RSVD 0x00
 208 #define ICH_STRAP_SPI  0x01
 209 #define ICH_STRAP_PCI  0x02
 210 #define ICH_STRAP_LPC  0x03
 211
 212 static int enable_flash_vt8237s_spi(struct pci_dev *dev, const char *name)
 213 {
 214         uint32_t mmio_base;
 215
 216         mmio_base = (pci_read_long(dev, 0xbc)) << 8;
 217         printf_debug("MMIO base at = 0x%x\n", mmio_base);
 218         spibar = physmap("VT8237S MMIO registers", mmio_base, 0x70);
 219
 220         printf_debug("0x6c: 0x%04x     (CLOCK/DEBUG)\n",
 221                      *(uint16_t *) (spibar + 0x6c));
 222
 223         flashbus = BUS_TYPE_VIA_SPI;
 224         ich_init_opcodes();
 225
 226         return 0;
 227 }
 228
 229 static int enable_flash_ich_dc_spi(struct pci_dev *dev, const char *name,
 230                                    int ich_generation)
 231 {
 232         int ret, i;
 233         uint8_t old, new, bbs, buc;
 234         uint16_t spibar_offset, tmp2;
 235         uint32_t tmp, gcs;
 236         void *rcrb;
 237         //TODO: These names are incorrect for EP80579. For that, the solution would look like the commented line
 238         //static const char *straps_names[] = {"SPI", "reserved", "reserved", "LPC" };
 239         static const char *straps_names[] = { "reserved", "SPI", "PCI", "LPC" };
 240
 241         /* Enable Flash Writes */
 242         ret = enable_flash_ich_dc(dev, name);
 243
 244         /* Get physical address of Root Complex Register Block */
 245         tmp = pci_read_long(dev, 0xf0) & 0xffffc000;
 246         printf_debug("\nRoot Complex Register Block address = 0x%x\n", tmp);
 247
 248         /* Map RCBA to virtual memory */
 249         rcrb = physmap("ICH RCRB", tmp, 0x4000);
 250
 251         gcs = *(volatile uint32_t *)(rcrb + 0x3410);
 252         printf_debug("GCS = 0x%x: ", gcs);
 253         printf_debug("BIOS Interface Lock-Down: %sabled, ",
 254                      (gcs & 0x1) ? "en" : "dis");
 255         bbs = (gcs >> 10) & 0x3;
 256         printf_debug("BOOT BIOS Straps: 0x%x (%s)\n", bbs, straps_names[bbs]);
 257
 258         buc = *(volatile uint8_t *)(rcrb + 0x3414);
 259         printf_debug("Top Swap : %s\n",
 260                      (buc & 1) ? "enabled (A16 inverted)" : "not enabled");
 261
 262         /* It seems the ICH7 does not support SPI and LPC chips at the same
 263          * time. At least not with our current code. So we prevent searching
 264          * on ICH7 when the southbridge is strapped to LPC
 265          */
 266
 267         if (ich_generation == 7 && bbs == ICH_STRAP_LPC) {
 268                 /* No further SPI initialization required */
 269                 return ret;
 270         }
 271
 272         switch (ich_generation) {
 273         case 7:
 274                 flashbus = BUS_TYPE_ICH7_SPI;
 275                 spibar_offset = 0x3020;
 276                 break;
 277         case 8:
 278                 flashbus = BUS_TYPE_ICH9_SPI;
 279                 spibar_offset = 0x3020;
 280                 break;
 281         case 9:
 282         case 10:
 283         default:                /* Future version might behave the same */
 284                 flashbus = BUS_TYPE_ICH9_SPI;
 285                 spibar_offset = 0x3800;
 286                 break;
 287         }
 288
 289         /* SPIBAR is at RCRB+0x3020 for ICH[78] and RCRB+0x3800 for ICH9. */
 290         printf_debug("SPIBAR = 0x%x + 0x%04x\n", tmp, spibar_offset);
 291
 292         /* Assign Virtual Address */
 293         spibar = rcrb + spibar_offset;
 294
 295         switch (flashbus) {
 296         case BUS_TYPE_ICH7_SPI:
 297                 printf_debug("0x00: 0x%04x     (SPIS)\n",
 298                              *(uint16_t *) (spibar + 0));
 299                 printf_debug("0x02: 0x%04x     (SPIC)\n",
 300                              *(uint16_t *) (spibar + 2));
 301                 printf_debug("0x04: 0x%08x (SPIA)\n",
 302                              *(uint32_t *) (spibar + 4));
 303                 for (i = 0; i < 8; i++) {
 304                         int offs;
 305                         offs = 8 + (i * 8);
 306                         printf_debug("0x%02x: 0x%08x (SPID%d)\n", offs,
 307                                      *(uint32_t *) (spibar + offs), i);
 308                         printf_debug("0x%02x: 0x%08x (SPID%d+4)\n", offs + 4,
 309                                      *(uint32_t *) (spibar + offs + 4), i);
 310                 }
 311                 printf_debug("0x50: 0x%08x (BBAR)\n",
 312                              *(uint32_t *) (spibar + 0x50));
 313                 printf_debug("0x54: 0x%04x     (PREOP)\n",
 314                              *(uint16_t *) (spibar + 0x54));
 315                 printf_debug("0x56: 0x%04x     (OPTYPE)\n",
 316                              *(uint16_t *) (spibar + 0x56));
 317                 printf_debug("0x58: 0x%08x (OPMENU)\n",
 318                              *(uint32_t *) (spibar + 0x58));
 319                 printf_debug("0x5c: 0x%08x (OPMENU+4)\n",
 320                              *(uint32_t *) (spibar + 0x5c));
 321                 for (i = 0; i < 4; i++) {
 322                         int offs;
 323                         offs = 0x60 + (i * 4);
 324                         printf_debug("0x%02x: 0x%08x (PBR%d)\n", offs,
 325                                      *(uint32_t *) (spibar + offs), i);
 326                 }
 327                 printf_debug("\n");
 328                 if ((*(uint16_t *) spibar) & (1 << 15)) {
 329                         printf("WARNING: SPI Configuration Lockdown activated.\n");
 330                         ichspi_lock = 1;
 331                 }
 332                 ich_init_opcodes();
 333                 break;
 334         case BUS_TYPE_ICH9_SPI:
 335                 tmp2 = *(uint16_t *) (spibar + 4);
 336                 printf_debug("0x04: 0x%04x (HSFS)\n", tmp2);
 337                 printf_debug("FLOCKDN %i, ", (tmp2 >> 15 & 1));
 338                 printf_debug("FDV %i, ", (tmp2 >> 14) & 1);
 339                 printf_debug("FDOPSS %i, ", (tmp2 >> 13) & 1);
 340                 printf_debug("SCIP %i, ", (tmp2 >> 5) & 1);
 341                 printf_debug("BERASE %i, ", (tmp2 >> 3) & 3);
 342                 printf_debug("AEL %i, ", (tmp2 >> 2) & 1);
 343                 printf_debug("FCERR %i, ", (tmp2 >> 1) & 1);
 344                 printf_debug("FDONE %i\n", (tmp2 >> 0) & 1);
 345
 346                 tmp = *(uint32_t *) (spibar + 0x50);
 347                 printf_debug("0x50: 0x%08x (FRAP)\n", tmp);
 348                 printf_debug("BMWAG %i, ", (tmp >> 24) & 0xff);
 349                 printf_debug("BMRAG %i, ", (tmp >> 16) & 0xff);
 350                 printf_debug("BRWA %i, ", (tmp >> 8) & 0xff);
 351                 printf_debug("BRRA %i\n", (tmp >> 0) & 0xff);
 352
 353                 printf_debug("0x54: 0x%08x (FREG0)\n",
 354                              *(uint32_t *) (spibar + 0x54));
 355                 printf_debug("0x58: 0x%08x (FREG1)\n",
 356                              *(uint32_t *) (spibar + 0x58));
 357                 printf_debug("0x5C: 0x%08x (FREG2)\n",
 358                              *(uint32_t *) (spibar + 0x5C));
 359                 printf_debug("0x60: 0x%08x (FREG3)\n",
 360                              *(uint32_t *) (spibar + 0x60));
 361                 printf_debug("0x64: 0x%08x (FREG4)\n",
 362                              *(uint32_t *) (spibar + 0x64));
 363                 printf_debug("0x74: 0x%08x (PR0)\n",
 364                              *(uint32_t *) (spibar + 0x74));
 365                 printf_debug("0x78: 0x%08x (PR1)\n",
 366                              *(uint32_t *) (spibar + 0x78));
 367                 printf_debug("0x7C: 0x%08x (PR2)\n",
 368                              *(uint32_t *) (spibar + 0x7C));
 369                 printf_debug("0x80: 0x%08x (PR3)\n",
 370                              *(uint32_t *) (spibar + 0x80));
 371                 printf_debug("0x84: 0x%08x (PR4)\n",
 372                              *(uint32_t *) (spibar + 0x84));
 373                 printf_debug("0x90: 0x%08x (SSFS, SSFC)\n",
 374                              *(uint32_t *) (spibar + 0x90));
 375                 printf_debug("0x94: 0x%04x     (PREOP)\n",
 376                              *(uint16_t *) (spibar + 0x94));
 377                 printf_debug("0x96: 0x%04x     (OPTYPE)\n",
 378                              *(uint16_t *) (spibar + 0x96));
 379                 printf_debug("0x98: 0x%08x (OPMENU)\n",
 380                              *(uint32_t *) (spibar + 0x98));
 381                 printf_debug("0x9C: 0x%08x (OPMENU+4)\n",
 382                              *(uint32_t *) (spibar + 0x9C));
 383                 printf_debug("0xA0: 0x%08x (BBAR)\n",
 384                              *(uint32_t *) (spibar + 0xA0));
 385                 printf_debug("0xB0: 0x%08x (FDOC)\n",
 386                              *(uint32_t *) (spibar + 0xB0));
 387                 if (tmp2 & (1 << 15)) {
 388                         printf("WARNING: SPI Configuration Lockdown activated.\n");
 389                         ichspi_lock = 1;
 390                 }
 391                 ich_init_opcodes();
 392                 break;
 393         default:
 394                 /* Nothing */
 395                 break;
 396         }
 397
 398         old = pci_read_byte(dev, 0xdc);
 399         printf_debug("SPI Read Configuration: ");
 400         new = (old >> 2) & 0x3;
 401         switch (new) {
 402         case 0:
 403         case 1:
 404         case 2:
 405                 printf_debug("prefetching %sabled, caching %sabled, ",
 406                              (new & 0x2) ? "en" : "dis",
 407                              (new & 0x1) ? "dis" : "en");
 408                 break;
 409         default:
 410                 printf_debug("invalid prefetching/caching settings, ");
 411                 break;
 412         }
 413
 414         return ret;
 415 }
 416
 417 static int enable_flash_ich7(struct pci_dev *dev, const char *name)
 418 {
 419         return enable_flash_ich_dc_spi(dev, name, 7);
 420 }
 421
 422 static int enable_flash_ich8(struct pci_dev *dev, const char *name)
 423 {
 424         return enable_flash_ich_dc_spi(dev, name, 8);
 425 }
 426
 427 static int enable_flash_ich9(struct pci_dev *dev, const char *name)
 428 {
 429         return enable_flash_ich_dc_spi(dev, name, 9);
 430 }
 431
 432 static int enable_flash_ich10(struct pci_dev *dev, const char *name)
 433 {
 434         return enable_flash_ich_dc_spi(dev, name, 10);
 435 }
 436
 437 static int enable_flash_vt823x(struct pci_dev *dev, const char *name)
 438 {
 439         uint8_t val;
 440
 441         /* enable ROM decode range (1MB) FFC00000 - FFFFFFFF */
 442         pci_write_byte(dev, 0x41, 0x7f);
 443
 444         /* ROM write enable */
 445         val = pci_read_byte(dev, 0x40);
 446         val |= 0x10;
 447         pci_write_byte(dev, 0x40, val);
 448
 449         if (pci_read_byte(dev, 0x40) != val) {
 450                 printf("\nWARNING: Failed to enable ROM Write on \"%s\"\n",
 451                        name);
 452                 return -1;
 453         }
 454
 455         return 0;
 456 }
 457
 458 static int enable_flash_cs5530(struct pci_dev *dev, const char *name)
 459 {
 460         uint8_t reg8;
 461
 462 #define DECODE_CONTROL_REG2             0x5b    /* F0 index 0x5b */
 463 #define ROM_AT_LOGIC_CONTROL_REG        0x52    /* F0 index 0x52 */
 464
 465 #define LOWER_ROM_ADDRESS_RANGE         (1 << 0)
 466 #define ROM_WRITE_ENABLE                (1 << 1)
 467 #define UPPER_ROM_ADDRESS_RANGE         (1 << 2)
 468 #define BIOS_ROM_POSITIVE_DECODE        (1 << 5)
 469
 470         /* Decode 0x000E0000-0x000FFFFF (128 KB), not just 64 KB, and
 471          * decode 0xFF000000-0xFFFFFFFF (16 MB), not just 256 KB.
 472          * Make the configured ROM areas writable.
 473          */
 474         reg8 = pci_read_byte(dev, ROM_AT_LOGIC_CONTROL_REG);
 475         reg8 |= LOWER_ROM_ADDRESS_RANGE;
 476         reg8 |= UPPER_ROM_ADDRESS_RANGE;
 477         reg8 |= ROM_WRITE_ENABLE;
 478         pci_write_byte(dev, ROM_AT_LOGIC_CONTROL_REG, reg8);
 479
 480         /* Set positive decode on ROM. */
 481         reg8 = pci_read_byte(dev, DECODE_CONTROL_REG2);
 482         reg8 |= BIOS_ROM_POSITIVE_DECODE;
 483         pci_write_byte(dev, DECODE_CONTROL_REG2, reg8);
 484
 485         return 0;
 486 }
 487
 488 /**
 489  * Geode systems write protect the BIOS via RCONFs (cache settings similar
 490  * to MTRRs). To unlock, change MSR 0x1808 top byte to 0x22. Reading and
 491  * writing to MSRs, however requires instructions rdmsr/wrmsr, which are
 492  * ring0 privileged instructions so only the kernel can do the read/write.
 493  * This function, therefore, requires that the msr kernel module be loaded
 494  * to access these instructions from user space using device /dev/cpu/0/msr.
 495  *
 496  * This hard-coded location could have potential problems on SMP machines
 497  * since it assumes cpu0, but it is safe on the Geode which is not SMP.
 498  *
 499  * Geode systems also write protect the NOR flash chip itself via MSR_NORF_CTL.
 500  * To enable write to NOR Boot flash for the benefit of systems that have such
 501  * a setup, raise MSR 0x51400018 WE_CS3 (write enable Boot Flash Chip Select).
 502  *
 503  * This is probably not portable beyond Linux.
 504  */
 505 static int enable_flash_cs5536(struct pci_dev *dev, const char *name)
 506 {
 507 #define MSR_RCONF_DEFAULT       0x1808
 508 #define MSR_NORF_CTL            0x51400018
 509
 510         int fd_msr;
 511         unsigned char buf[8];
 512
 513         fd_msr = open("/dev/cpu/0/msr", O_RDWR);
 514         if (!fd_msr) {
 515                 perror("open msr");
 516                 return -1;
 517         }
 518
 519         if (lseek64(fd_msr, (off64_t) MSR_RCONF_DEFAULT, SEEK_SET) == -1) {
 520                 perror("lseek64");
 521                 printf("Cannot operate on MSR. Did you run 'modprobe msr'?\n");
 522                 close(fd_msr);
 523                 return -1;
 524         }
 525
 526         if (read(fd_msr, buf, 8) != 8) {
 527                 perror("read msr");
 528                 close(fd_msr);
 529                 return -1;
 530         }
 531
 532         if (buf[7] != 0x22) {
 533                 buf[7] &= 0xfb;
 534                 if (lseek64(fd_msr, (off64_t) MSR_RCONF_DEFAULT,
 535                             SEEK_SET) == -1) {
 536                         perror("lseek64");
 537                         close(fd_msr);
 538                         return -1;
 539                 }
 540
 541                 if (write(fd_msr, buf, 8) < 0) {
 542                         perror("msr write");
 543                         close(fd_msr);
 544                         return -1;
 545                 }
 546         }
 547
 548         if (lseek64(fd_msr, (off64_t) MSR_NORF_CTL, SEEK_SET) == -1) {
 549                 perror("lseek64");
 550                 close(fd_msr);
 551                 return -1;
 552         }
 553
 554         if (read(fd_msr, buf, 8) != 8) {
 555                 perror("read msr");
 556                 close(fd_msr);
 557                 return -1;
 558         }
 559
 560         /* Raise WE_CS3 bit. */
 561         buf[0] |= 0x08;
 562
 563         if (lseek64(fd_msr, (off64_t) MSR_NORF_CTL, SEEK_SET) == -1) {
 564                 perror("lseek64");
 565                 close(fd_msr);
 566                 return -1;
 567         }
 568         if (write(fd_msr, buf, 8) < 0) {
 569                 perror("msr write");
 570                 close(fd_msr);
 571                 return -1;
 572         }
 573
 574         close(fd_msr);
 575
 576 #undef MSR_RCONF_DEFAULT
 577 #undef MSR_NORF_CTL
 578         return 0;
 579 }
 580
 581 static int enable_flash_sc1100(struct pci_dev *dev, const char *name)
 582 {
 583         uint8_t new;
 584
 585         pci_write_byte(dev, 0x52, 0xee);
 586
 587         new = pci_read_byte(dev, 0x52);
 588
 589         if (new != 0xee) {
 590                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x52, new, name);
 591                 return -1;
 592         }
 593
 594         return 0;
 595 }
 596
 597 static int enable_flash_sis5595(struct pci_dev *dev, const char *name)
 598 {
 599         uint8_t new, newer;
 600
 601         new = pci_read_byte(dev, 0x45);
 602
 603         new &= (~0x20);         /* Clear bit 5. */
 604         new |= 0x4;             /* Set bit 2. */
 605
 606         pci_write_byte(dev, 0x45, new);
 607
 608         newer = pci_read_byte(dev, 0x45);
 609         if (newer != new) {
 610                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x45, new, name);
 611                 printf("Stuck at 0x%x\n", newer);
 612                 return -1;
 613         }
 614
 615         /* Extended BIOS enable = 1, Lower BIOS Enable = 1 */
 616         new = pci_read_byte(dev, 0x40);
 617         new &= 0xFB;
 618         new |= 0x3;
 619         pci_write_byte(dev, 0x40, new);
 620         newer = pci_read_byte(dev, 0x40);
 621         if (newer != new) {
 622                 printf("tried to set register 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x40, new, name);
 623                 printf("Stuck at 0x%x\n", newer);
 624                 return -1;
 625         }
 626         return 0;
 627 }
 628
 629 /* Works for AMD-8111, VIA VT82C586A/B, VIA VT82C686A/B. */
 630 static int enable_flash_amd8111(struct pci_dev *dev, const char *name)
 631 {
 632         uint8_t old, new;
 633
 634         /* Enable decoding at 0xffb00000 to 0xffffffff. */
 635         old = pci_read_byte(dev, 0x43);
 636         new = old | 0xC0;
 637         if (new != old) {
 638                 pci_write_byte(dev, 0x43, new);
 639                 if (pci_read_byte(dev, 0x43) != new) {
 640                         printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x43, new, name);
 641                 }
 642         }
 643
 644         /* Enable 'ROM write' bit. */
 645         old = pci_read_byte(dev, 0x40);
 646         new = old | 0x01;
 647         if (new == old)
 648                 return 0;
 649         pci_write_byte(dev, 0x40, new);
 650
 651         if (pci_read_byte(dev, 0x40) != new) {
 652                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x40, new, name);
 653                 return -1;
 654         }
 655
 656         return 0;
 657 }
 658
 659 static int enable_flash_sb600(struct pci_dev *dev, const char *name)
 660 {
 661         uint32_t tmp, low_bits, num;
 662         uint8_t reg;
 663
 664         low_bits = tmp = pci_read_long(dev, 0xa0);
 665         low_bits &= ~0xffffc000; /* for mmap aligning requirements */
 666         low_bits &= 0xfffffff0; /* remove low 4 bits */
 667         tmp &= 0xffffc000;
 668         printf_debug("SPI base address is at 0x%x\n", tmp + low_bits);
 669
 670         sb600_spibar = physmap("SB600 SPI registers", tmp, 0x4000);
 671         sb600_spibar += low_bits;
 672
 673         /* Clear ROM protect 0-3. */
 674         for (reg = 0x50; reg < 0x60; reg += 4) {
 675                 num = pci_read_long(dev, reg);
 676                 num &= 0xfffffffc;
 677                 pci_write_byte(dev, reg, num);
 678         }
 679
 680         flashbus = BUS_TYPE_SB600_SPI;
 681
 682         /* Enable SPI ROM in SB600 PM register. */
 683         OUTB(0x8f, 0xcd6);
 684         OUTB(0x0e, 0xcd7);
 685
 686         return 0;
 687 }
 688
 689 static int enable_flash_ck804(struct pci_dev *dev, const char *name)
 690 {
 691         uint8_t old, new;
 692
 693         old = pci_read_byte(dev, 0x88);
 694         new = old | 0xc0;
 695         if (new != old) {
 696                 pci_write_byte(dev, 0x88, new);
 697                 if (pci_read_byte(dev, 0x88) != new) {
 698                         printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x88, new, name);
 699                 }
 700         }
 701
 702         old = pci_read_byte(dev, 0x6d);
 703         new = old | 0x01;
 704         if (new == old)
 705                 return 0;
 706         pci_write_byte(dev, 0x6d, new);
 707
 708         if (pci_read_byte(dev, 0x6d) != new) {
 709                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x6d, new, name);
 710                 return -1;
 711         }
 712
 713         return 0;
 714 }
 715
 716 /* ATI Technologies Inc IXP SB400 PCI-ISA Bridge (rev 80) */
 717 static int enable_flash_sb400(struct pci_dev *dev, const char *name)
 718 {
 719         uint8_t tmp;
 720         struct pci_filter f;
 721         struct pci_dev *smbusdev;
 722
 723         /* Look for the SMBus device. */
 724         pci_filter_init((struct pci_access *)0, &f);
 725         f.vendor = 0x1002;
 726         f.device = 0x4372;
 727
 728         for (smbusdev = pacc->devices; smbusdev; smbusdev = smbusdev->next) {
 729                 if (pci_filter_match(&f, smbusdev))
 730                         break;
 731         }
 732
 733         if (!smbusdev) {
 734                 fprintf(stderr, "ERROR: SMBus device not found. Aborting.\n");
 735                 exit(1);
 736         }
 737
 738         /* Enable some SMBus stuff. */
 739         tmp = pci_read_byte(smbusdev, 0x79);
 740         tmp |= 0x01;
 741         pci_write_byte(smbusdev, 0x79, tmp);
 742
 743         /* Change southbridge. */
 744         tmp = pci_read_byte(dev, 0x48);
 745         tmp |= 0x21;
 746         pci_write_byte(dev, 0x48, tmp);
 747
 748         /* Now become a bit silly. */
 749         tmp = INB(0xc6f);
 750         OUTB(tmp, 0xeb);
 751         OUTB(tmp, 0xeb);
 752         tmp |= 0x40;
 753         OUTB(tmp, 0xc6f);
 754         OUTB(tmp, 0xeb);
 755         OUTB(tmp, 0xeb);
 756
 757         return 0;
 758 }
 759
 760 static int enable_flash_mcp55(struct pci_dev *dev, const char *name)
 761 {
 762         uint8_t old, new, byte;
 763         uint16_t word;
 764
 765         /* Set the 0-16 MB enable bits. */
 766         byte = pci_read_byte(dev, 0x88);
 767         byte |= 0xff;           /* 256K */
 768         pci_write_byte(dev, 0x88, byte);
 769         byte = pci_read_byte(dev, 0x8c);
 770         byte |= 0xff;           /* 1M */
 771         pci_write_byte(dev, 0x8c, byte);
 772         word = pci_read_word(dev, 0x90);
 773         word |= 0x7fff;         /* 16M */
 774         pci_write_word(dev, 0x90, word);
 775
 776         old = pci_read_byte(dev, 0x6d);
 777         new = old | 0x01;
 778         if (new == old)
 779                 return 0;
 780         pci_write_byte(dev, 0x6d, new);
 781
 782         if (pci_read_byte(dev, 0x6d) != new) {
 783                 printf("tried to set 0x%x to 0x%x on %s failed (WARNING ONLY)\n", 0x6d, new, name);
 784                 return -1;
 785         }
 786
 787         return 0;
 788 }
 789
 790 static int enable_flash_ht1000(struct pci_dev *dev, const char *name)
 791 {
 792         uint8_t byte;
 793
 794         /* Set the 4MB enable bit. */
 795         byte = pci_read_byte(dev, 0x41);
 796         byte |= 0x0e;
 797         pci_write_byte(dev, 0x41, byte);
 798
 799         byte = pci_read_byte(dev, 0x43);
 800         byte |= (1 << 4);
 801         pci_write_byte(dev, 0x43, byte);
 802
 803         return 0;
 804 }
 805
 806 /**
 807  * Usually on the x86 architectures (and on other PC-like platforms like some
 808  * Alphas or Itanium) the system flash is mapped right below 4G. On the AMD
 809  * Elan SC520 only a small piece of the system flash is mapped there, but the
 810  * complete flash is mapped somewhere below 1G. The position can be determined
 811  * by the BOOTCS PAR register.
 812  */
 813 static int get_flashbase_sc520(struct pci_dev *dev, const char *name)
 814 {
 815         int i, bootcs_found = 0;
 816         uint32_t parx = 0;
 817         void *mmcr;
 818
 819         /* 1. Map MMCR */
 820         mmcr = physmap("Elan SC520 MMCR", 0xfffef000, getpagesize());
 821
 822         /* 2. Scan PAR0 (0x88) - PAR15 (0xc4) for
 823          *    BOOTCS region (PARx[31:29] = 100b)e
 824          */
 825         for (i = 0x88; i <= 0xc4; i += 4) {
 826                 parx = *(volatile uint32_t *)(mmcr + i);
 827                 if ((parx >> 29) == 4) {
 828                         bootcs_found = 1;
 829                         break; /* BOOTCS found */
 830                 }
 831         }
 832
 833         /* 3. PARx[25] = 1b --> flashbase[29:16] = PARx[13:0]
 834          *    PARx[25] = 0b --> flashbase[29:12] = PARx[17:0]
 835          */
 836         if (bootcs_found) {
 837                 if (parx & (1 << 25)) {
 838                         parx &= (1 << 14) - 1; /* Mask [13:0] */
 839                         flashbase = parx << 16;
 840                 } else {
 841                         parx &= (1 << 18) - 1; /* Mask [17:0] */
 842                         flashbase = parx << 12;
 843                 }
 844         } else {
 845                 printf("AMD Elan SC520 detected, but no BOOTCS. Assuming flash at 4G\n");
 846         }
 847
 848         /* 4. Clean up */
 849         munmap (mmcr, getpagesize());
 850         return 0;
 851 }
 852
 853 typedef struct penable {
 854         uint16_t vendor, device;
 855         const char *name;
 856         int (*doit) (struct pci_dev *dev, const char *name);
 857 } FLASH_ENABLE;
 858
 859 static const FLASH_ENABLE enables[] = {
 860         {0x1039, 0x0630, "SiS630",              enable_flash_sis630},
 861         {0x8086, 0x122e, "Intel PIIX",          enable_flash_piix4},
 862         {0x8086, 0x1234, "Intel MPIIX",         enable_flash_piix4},
 863         {0x8086, 0x7000, "Intel PIIX3",         enable_flash_piix4},
 864         {0x8086, 0x7110, "Intel PIIX4/4E/4M",   enable_flash_piix4},
 865         {0x8086, 0x7198, "Intel 440MX",         enable_flash_piix4},
 866         {0x8086, 0x2410, "Intel ICH",           enable_flash_ich_4e},
 867         {0x8086, 0x2420, "Intel ICH0",          enable_flash_ich_4e},
 868         {0x8086, 0x2440, "Intel ICH2",          enable_flash_ich_4e},
 869         {0x8086, 0x244c, "Intel ICH2-M",        enable_flash_ich_4e},
 870         {0x8086, 0x2480, "Intel ICH3-S",        enable_flash_ich_4e},
 871         {0x8086, 0x248c, "Intel ICH3-M",        enable_flash_ich_4e},
 872         {0x8086, 0x24c0, "Intel ICH4/ICH4-L",   enable_flash_ich_4e},
 873         {0x8086, 0x24cc, "Intel ICH4-M",        enable_flash_ich_4e},
 874         {0x8086, 0x24d0, "Intel ICH5/ICH5R",    enable_flash_ich_4e},
 875         {0x8086, 0x25a1, "Intel 6300ESB",       enable_flash_ich_4e},
 876         {0x8086, 0x2670, "Intel 631xESB/632xESB/3100",    enable_flash_ich_dc},
 877         {0x8086, 0x2640, "Intel ICH6/ICH6R",    enable_flash_ich_dc},
 878         {0x8086, 0x2641, "Intel ICH6-M",        enable_flash_ich_dc},
 879         {0x8086, 0x5031, "Intel EP80579",       enable_flash_ich7},
 880         {0x8086, 0x27b0, "Intel ICH7DH",        enable_flash_ich7},
 881         {0x8086, 0x27b8, "Intel ICH7/ICH7R",    enable_flash_ich7},
 882         {0x8086, 0x27b9, "Intel ICH7M",         enable_flash_ich7},
 883         {0x8086, 0x27bd, "Intel ICH7MDH",       enable_flash_ich7},
 884         {0x8086, 0x2810, "Intel ICH8/ICH8R",    enable_flash_ich8},
 885         {0x8086, 0x2811, "Intel ICH8M-E",       enable_flash_ich8},
 886         {0x8086, 0x2812, "Intel ICH8DH",        enable_flash_ich8},
 887         {0x8086, 0x2814, "Intel ICH8DO",        enable_flash_ich8},
 888         {0x8086, 0x2815, "Intel ICH8M",         enable_flash_ich8},
 889         {0x8086, 0x2912, "Intel ICH9DH",        enable_flash_ich9},
 890         {0x8086, 0x2914, "Intel ICH9DO",        enable_flash_ich9},
 891         {0x8086, 0x2916, "Intel ICH9R",         enable_flash_ich9},
 892         {0x8086, 0x2917, "Intel ICH9M-E",       enable_flash_ich9},
 893         {0x8086, 0x2918, "Intel ICH9",          enable_flash_ich9},
 894         {0x8086, 0x2919, "Intel ICH9M",         enable_flash_ich9},
 895         {0x8086, 0x3a14, "Intel ICH10DO",       enable_flash_ich10},
 896         {0x8086, 0x3a16, "Intel ICH10R",        enable_flash_ich10},
 897         {0x8086, 0x3a18, "Intel ICH10",         enable_flash_ich10},
 898         {0x8086, 0x3a1a, "Intel ICH10D",        enable_flash_ich10},
 899         {0x1106, 0x8231, "VIA VT8231",          enable_flash_vt823x},
 900         {0x1106, 0x3177, "VIA VT8235",          enable_flash_vt823x},
 901         {0x1106, 0x3227, "VIA VT8237",          enable_flash_vt823x},
 902         {0x1106, 0x3337, "VIA VT8237A",         enable_flash_vt823x},
 903         {0x1106, 0x3372, "VIA VT8237S",         enable_flash_vt8237s_spi},
 904         {0x1106, 0x8324, "VIA CX700",           enable_flash_vt823x},
 905         {0x1106, 0x0586, "VIA VT82C586A/B",     enable_flash_amd8111},
 906         {0x1106, 0x0686, "VIA VT82C686A/B",     enable_flash_amd8111},
 907         {0x1078, 0x0100, "AMD CS5530(A)",       enable_flash_cs5530},
 908         {0x100b, 0x0510, "AMD SC1100",          enable_flash_sc1100},
 909         {0x1039, 0x0008, "SiS5595",             enable_flash_sis5595},
 910         {0x1022, 0x2080, "AMD CS5536",          enable_flash_cs5536},
 911         {0x1022, 0x7468, "AMD8111",             enable_flash_amd8111},
 912         {0x1002, 0x438D, "ATI(AMD) SB600",      enable_flash_sb600},
 913         {0x1002, 0x439d, "ATI(AMD) SB700",      enable_flash_sb600},
 914         {0x10B9, 0x1533, "ALi M1533",           enable_flash_ali_m1533},
 915         {0x10de, 0x0050, "NVIDIA CK804",        enable_flash_ck804}, /* LPC */
 916         {0x10de, 0x0051, "NVIDIA CK804",        enable_flash_ck804}, /* Pro */
 917         /* Slave, should not be here, to fix known bug for A01. */
 918         {0x10de, 0x00d3, "NVIDIA CK804",        enable_flash_ck804},
 919         {0x10de, 0x0260, "NVIDIA MCP51",        enable_flash_ck804},
 920         {0x10de, 0x0261, "NVIDIA MCP51",        enable_flash_ck804},
 921         {0x10de, 0x0262, "NVIDIA MCP51",        enable_flash_ck804},
 922         {0x10de, 0x0263, "NVIDIA MCP51",        enable_flash_ck804},
 923         {0x10de, 0x0360, "NVIDIA MCP55",        enable_flash_mcp55}, /* M57SLI*/
 924         {0x10de, 0x0361, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 925         {0x10de, 0x0362, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 926         {0x10de, 0x0363, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 927         {0x10de, 0x0364, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 928         {0x10de, 0x0365, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 929         {0x10de, 0x0366, "NVIDIA MCP55",        enable_flash_mcp55}, /* LPC */
 930         {0x10de, 0x0367, "NVIDIA MCP55",        enable_flash_mcp55}, /* Pro */
 931         {0x10de, 0x0548, "NVIDIA MCP67",        enable_flash_mcp55},
 932         {0x1002, 0x4377, "ATI SB400",           enable_flash_sb400},
 933         {0x1166, 0x0205, "Broadcom HT-1000",    enable_flash_ht1000},
 934         {0x1022, 0x3000, "AMD Elan SC520",      get_flashbase_sc520},
 935         {0x1022, 0x7440, "AMD AMD-768",         enable_flash_amd8111},
 936 };
 937
 938 void print_supported_chipsets(void)
 939 {
 940         int i;
 941
 942         printf("\nSupported chipsets:\n\n");
 943
 944         for (i = 0; i < ARRAY_SIZE(enables); i++)
 945                 printf("%s (%04x:%04x)\n", enables[i].name,
 946                        enables[i].vendor, enables[i].device);
 947 }
 948
 949 int chipset_flash_enable(void)
 950 {
 951         struct pci_dev *dev = 0;
 952         int ret = -2;           /* Nothing! */
 953         int i;
 954
 955         /* Now let's try to find the chipset we have... */
 956         for (i = 0; i < ARRAY_SIZE(enables); i++) {
 957                 dev = pci_dev_find(enables[i].vendor, enables[i].device);
 958                 if (dev)
 959                         break;
 960         }
 961
 962         if (dev) {
 963                 printf("Found chipset \"%s\", enabling flash write... ",
 964                        enables[i].name);
 965
 966                 ret = enables[i].doit(dev, enables[i].name);
 967                 if (ret)
 968                         printf("FAILED!\n");
 969                 else
 970                         printf("OK.\n");
 971         }
 972
 973         return ret;
 974 }