src/southbridge/intel/i82801bx/i82801bx.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Corey Osgood <corey.osgood@gmail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #ifndef SOUTHBRIDGE_INTEL_I82801BX_I82801BX_H
  22 #define SOUTHBRIDGE_INTEL_I82801BX_I82801BX_H
  23
  24 #if !defined(__PRE_RAM__)
  25 #include "chip.h"
  26 extern void i82801bx_enable(device_t dev);
  27 #endif
  28
  29 #if defined(__PRE_RAM__) && !defined(__ROMCC__)
  30 void enable_smbus(void);
  31 int smbus_read_byte(u8 device, u8 address);
  32 #endif
  33
  34 #define SMBUS_IO_BASE           0x0f00
  35 #define PMBASE_ADDR             0x0400
  36 #define GPIO_BASE_ADDR          0x0500
  37 #define HPET_ADDR               0xfed00000
  38
  39 #define SECSTS                  0x1e
  40
  41 #define PCI_DMA_CFG             0x90
  42 #define SERIRQ_CNTL             0x64
  43 #define GEN_CNTL                0xd0
  44 #define GEN_STS                 0xd4
  45 #define RTC_CONF                0xd8
  46 #define GEN_PMCON_3             0xa4
  47
  48 #define PMBASE                  0x40
  49 #define ACPI_CNTL               0x44
  50 #define ACPI_EN                 (1 << 4)
  51 #define BIOS_CNTL               0x4E
  52 #define GPIO_BASE               0x58 /* GPIO Base Address Register */
  53 #define GPIO_CNTL               0x5C /* GPIO Control Register */
  54 #define GPIO_EN                 (1 << 4)
  55
  56 #define PIRQA_ROUT              0x60
  57 #define PIRQB_ROUT              0x61
  58 #define PIRQC_ROUT              0x62
  59 #define PIRQD_ROUT              0x63
  60 #define PIRQE_ROUT              0x68
  61 #define PIRQF_ROUT              0x69
  62 #define PIRQG_ROUT              0x6A
  63 #define PIRQH_ROUT              0x6B
  64
  65 #define FUNC_DIS                0xF2
  66
  67 #define COM_DEC                 0xE0 /* LPC I/F Comm. Port Decode Ranges */
  68 #define LPC_EN                  0xE6 /* LPC IF Enables Register */
  69
  70 // TODO: FDC_DEC etc
  71
  72 #define SBUS_NUM                0x19
  73 #define SUB_BUS_NUM             0x1A
  74 #define SMLT                    0x1B
  75 #define IOBASE                  0x1C
  76 #define IOLIM                   0x1D
  77 #define MEMBASE                 0x20
  78 #define MEMLIM                  0x22
  79 #define CNF                     0x50
  80 #define MTT                     0x70
  81 #define PCI_MAST_STS            0x82
  82
  83 #define TCOBASE                 0x60 /* TCO Base Address Register */
  84 #define TCO1_CNT                0x08 /* TCO1 Control Register */
  85
  86 /* GEN_PMCON_3 bits */
  87 #define RTC_BATTERY_DEAD        (1 << 2)
  88 #define RTC_POWER_FAILED        (1 << 1)
  89 #define SLEEP_AFTER_POWER_FAIL  (1 << 0)
  90
  91 /* IDE Timing registers (IDE_TIM) */
  92 #define IDE_TIM_PRI             0x40    /* IDE timings, primary */
  93 #define IDE_TIM_SEC             0x42    /* IDE timings, secondary */
  94
  95 /* IDE_TIM bits */
  96 #define IDE_DECODE_ENABLE       (1 << 15)
  97
  98 /* SMbus */
  99 #define SMB_BASE                0x20
 100 #define HOSTC                   0x40
 101
 102 /* HOSTC bits */
 103 #define I2C_EN                  (1 << 2)
 104 #define SMB_SMI_EN              (1 << 1)
 105 #define HST_EN                  (1 << 0)
 106
 107 /* SMBus I/O registers. */
 108 #define SMBHSTSTAT              0x0
 109 #define SMBHSTCTL               0x2
 110 #define SMBHSTCMD               0x3
 111 #define SMBXMITADD              0x4
 112 #define SMBHSTDAT0              0x5
 113 #define SMBHSTDAT1              0x6
 114 #define SMBBLKDAT               0x7
 115 #define SMBTRNSADD              0x9
 116 #define SMBSLVDATA              0xa
 117 #define SMLINK_PIN_CTL          0xe
 118 #define SMBUS_PIN_CTL           0xf
 119
 120 #define SMBUS_TIMEOUT           (10 * 1000 * 100)
 121
 122 #endif                          /* SOUTHBRIDGE_INTEL_I82801BX_I82801BX_H */
 123