src/southbridge/amd/sb700/early_setup.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #ifndef _SB700_EARLY_SETUP_C_
  21 #define _SB700_EARLY_SETUP_C_
  22
  23 #include <reset.h>
  24 #include <arch/cpu.h>
  25 #include "sb700.h"
  26 #include "smbus.c"
  27
  28 #define SMBUS_IO_BASE 0x6000    /* Is it a temporary SMBus I/O base address? */
  29          /*SIZE 0x40 */
  30
  31 static void pmio_write(u8 reg, u8 value)
  32 {
  33         outb(reg, PM_INDEX);
  34         outb(value, PM_INDEX + 1);
  35 }
  36
  37 static u8 pmio_read(u8 reg)
  38 {
  39         outb(reg, PM_INDEX);
  40         return inb(PM_INDEX + 1);
  41 }
  42
  43 /* RPR 2.28: Get SB ASIC Revision. */
  44 static u8 set_sb700_revision(void)
  45 {
  46         device_t dev;
  47         u8 rev_id, enable_14Mhz, byte;
  48         u8 rev = 0;
  49
  50         /* if (rev != 0) return rev; */
  51
  52         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
  53
  54         if (dev == PCI_DEV_INVALID) {
  55                 die("SMBUS controller not found\n");
  56                 /* NOT REACHED */
  57         }
  58         rev_id =  pci_read_config8(dev, 0x08);
  59
  60         if (rev_id == 0x39) {
  61                 enable_14Mhz = (pmio_read(0x53) >> 6) & 1;
  62                 if (enable_14Mhz == 0x0)
  63                         rev = 0x11;     /* A11 */
  64                 else if (enable_14Mhz == 0x1) {
  65                         /* This happens, if does, only once. So later if we need to get
  66                          * the revision ID, we don't have to make such a big function.
  67                          * We just get reg 0x8 in smbus dev. 0x39 is A11, 0x3A is A12. */
  68                         rev = 0x12;
  69                         byte = pci_read_config8(dev, 0x40);
  70                         byte |= 1 << 0;
  71                         pci_write_config8(dev, 0x40, byte);
  72
  73                         pci_write_config8(dev, 0x08, 0x3A); /* Change 0x39 to 0x3A. */
  74
  75                         byte &= ~(1 << 0);
  76                         pci_write_config8(dev, 0x40, byte);
  77                 }
  78         } else if (rev_id == 0x3A) { /* A12 will be 0x3A after BIOS is initialized */
  79                 rev = 0x12;
  80         } else if (rev_id == 0x3C) {
  81                 rev = 0x14;
  82         } else if (rev_id == 0x3D) {
  83                 rev = 0x15;
  84         } else
  85                 die("It is not SB700 or SB710\n");
  86
  87         return rev;
  88 }
  89
  90 /***************************************
  91 * Legacy devices are mapped to LPC space.
  92 *       Serial port 0
  93 *       KBC Port
  94 *       ACPI Micro-controller port
  95 *       This function does not change port 0x80 decoding.
  96 *       Console output through any port besides 0x3f8 is unsupported.
  97 *       If you use FWH ROMs, you have to setup IDSEL.
  98 ***************************************/
  99 static void sb700_lpc_init(void)
 100 {
 101         u8 reg8;
 102         u32 reg32;
 103         device_t dev;
 104
 105         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);     /* SMBUS controller */
 106         /* NOTE: Set BootTimerDisable, otherwise it would keep rebooting!!
 107          * This bit has no meaning if debug strap is not enabled. So if the
 108          * board keeps rebooting and the code fails to reach here, we could
 109          * disable the debug strap first. */
 110         reg32 = pci_read_config32(dev, 0x4C);
 111         reg32 |= 1 << 31;
 112         pci_write_config32(dev, 0x4C, reg32);
 113
 114         /* Enable lpc controller */
 115         reg32 = pci_read_config32(dev, 0x64);
 116         reg32 |= 1 << 20;
 117         pci_write_config32(dev, 0x64, reg32);
 118
 119         dev = pci_locate_device(PCI_ID(0x1002, 0x439d), 0);     /* LPC Controller */
 120         /* Decode port 0x3f8-0x3ff (Serial 0) */
 121         // XXX Serial port decode on LPC is hardcoded to 0x3f8
 122         reg8 = pci_read_config8(dev, 0x44);
 123         reg8 |= 1 << 6;
 124         pci_write_config8(dev, 0x44, reg8);
 125
 126         /* Decode port 0x60 & 0x64 (PS/2 keyboard) and port 0x62 & 0x66 (ACPI)*/
 127         reg8 = pci_read_config8(dev, 0x47);
 128         reg8 |= (1 << 5) | (1 << 6);
 129         pci_write_config8(dev, 0x47, reg8);
 130
 131         /* Enable PrefetchEnSPIFromHost to speed up SPI flash read (does not affect LPC) */
 132         reg8 = pci_read_config8(dev, 0xbb);
 133         reg8 |= 1 << 0;
 134         pci_write_config8(dev, 0xbb, reg8);
 135
 136         /* Super I/O, RTC */
 137         reg8 = pci_read_config8(dev, 0x48);
 138         /* Decode ports 0x2e-0x2f, 0x4e-0x4f (SuperI/O configuration) */
 139         reg8 |= (1 << 1) | (1 << 0);
 140         /* Decode port 0x70-0x73 (RTC) */
 141         reg8 |= (1 << 6);
 142         pci_write_config8(dev, 0x48, reg8);
 143 }
 144
 145 /* what is its usage? */
 146 static u32 get_sbdn(u32 bus)
 147 {
 148         device_t dev;
 149
 150         /* Find the device. */
 151         dev = pci_locate_device_on_bus(PCI_ID(0x1002, 0x4385), bus);
 152         return (dev >> 15) & 0x1f;
 153 }
 154
 155 static u8 dual_core(void)
 156 {
 157         return (pci_read_config32(PCI_DEV(0, 0x18, 3), 0xE8) & (0x3<<12)) != 0;
 158 }
 159
 160 /*
 161  * RPR 2.4 C-state and VID/FID change for the K8 platform.
 162  */
 163 static void enable_fid_change_on_sb(u32 sbbusn, u32 sbdn)
 164 {
 165         u8 byte;
 166         byte = pmio_read(0x9a);
 167         byte &= ~0x34;
 168         if (dual_core())
 169                 byte |= 0x34;
 170         else
 171                 byte |= 0x04;
 172         pmio_write(0x9a, byte);
 173
 174         byte = pmio_read(0x8f);
 175         byte &= ~0x30;
 176         byte |= 0x20;
 177         pmio_write(0x8f, byte);
 178
 179         pmio_write(0x8b, 0x01); /* TODO: if the HT Link is 200 MHz, it is 0x0A. It doesnt often happen. */
 180         pmio_write(0x8a, 0x90);
 181
 182         pmio_write(0x88, 0x10);
 183
 184         byte = pmio_read(0x7c);
 185         byte |= 0x03;
 186         pmio_write(0x7c, byte);
 187
 188         /* Must be 0 for K8 platform. */
 189         byte = pmio_read(0x68);
 190         byte &= ~0x01;
 191         pmio_write(0x68, byte);
 192         /* Must be 0 for K8 platform. */
 193         byte = pmio_read(0x8d);
 194         byte &= ~(1<<6);
 195         pmio_write(0x8d, byte);
 196
 197         byte = pmio_read(0x61);
 198         byte &= ~0x04;
 199         pmio_write(0x61, byte);
 200
 201         byte = pmio_read(0x42);
 202         byte &= ~0x04;
 203         pmio_write(0x42, byte);
 204
 205         pmio_write(0x89, 0x10);
 206 }
 207
 208 void hard_reset(void)
 209 {
 210         set_bios_reset();
 211
 212         /* full reset */
 213         outb(0x0a, 0x0cf9);
 214         outb(0x0e, 0x0cf9);
 215 }
 216
 217 void soft_reset(void)
 218 {
 219         set_bios_reset();
 220         /* link reset */
 221         outb(0x06, 0x0cf9);
 222 }
 223
 224 void sb700_pci_port80(void)
 225 {
 226         u8 byte;
 227         device_t dev;
 228
 229         /* P2P Bridge */
 230         dev = pci_locate_device(PCI_ID(0x1002, 0x4384), 0);
 231
 232         /* Chip Control: Enable subtractive decoding */
 233         byte = pci_read_config8(dev, 0x40);
 234         byte |= 1 << 5;
 235         pci_write_config8(dev, 0x40, byte);
 236
 237         /* Misc Control: Enable subtractive decoding if 0x40 bit 5 is set */
 238         byte = pci_read_config8(dev, 0x4B);
 239         byte |= 1 << 7;
 240         pci_write_config8(dev, 0x4B, byte);
 241
 242         /* The same IO Base and IO Limit here is meaningful because we set the
 243          * bridge to be subtractive. During early setup stage, we have to make
 244          * sure that data can go through port 0x80.
 245          */
 246         /* IO Base: 0xf000 */
 247         byte = pci_read_config8(dev, 0x1C);
 248         byte |= 0xF << 4;
 249         pci_write_config8(dev, 0x1C, byte);
 250
 251         /* IO Limit: 0xf000 */
 252         byte = pci_read_config8(dev, 0x1D);
 253         byte |= 0xF << 4;
 254         pci_write_config8(dev, 0x1D, byte);
 255
 256         /* PCI Command: Enable IO response */
 257         byte = pci_read_config8(dev, 0x04);
 258         byte |= 1 << 0;
 259         pci_write_config8(dev, 0x04, byte);
 260
 261         /* LPC controller */
 262         dev = pci_locate_device(PCI_ID(0x1002, 0x439D), 0);
 263
 264         byte = pci_read_config8(dev, 0x4A);
 265         byte &= ~(1 << 5);      /* disable lpc port 80 */
 266         pci_write_config8(dev, 0x4A, byte);
 267 }
 268
 269 void sb700_lpc_port80(void)
 270 {
 271         u8 byte;
 272         device_t dev;
 273         u32 reg32;
 274
 275         /* Enable LPC controller */
 276         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
 277         reg32 = pci_read_config32(dev, 0x64);
 278         reg32 |= 0x00100000;    /* lpcEnable */
 279         pci_write_config32(dev, 0x64, reg32);
 280
 281         /* Enable port 80 LPC decode in pci function 3 configuration space. */
 282         dev = pci_locate_device(PCI_ID(0x1002, 0x439d), 0);
 283         byte = pci_read_config8(dev, 0x4a);
 284         byte |= 1 << 5;         /* enable port 80 */
 285         pci_write_config8(dev, 0x4a, byte);
 286 }
 287
 288 /* sbDevicesPorInitTable */
 289 static void sb700_devices_por_init(void)
 290 {
 291         device_t dev;
 292         u8 byte;
 293
 294         printk(BIOS_INFO, "sb700_devices_por_init()\n");
 295         /* SMBus Device, BDF:0-20-0 */
 296         printk(BIOS_INFO, "sb700_devices_por_init(): SMBus Device, BDF:0-20-0\n");
 297         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
 298
 299         if (dev == PCI_DEV_INVALID) {
 300                 die("SMBUS controller not found\n");
 301                 /* NOT REACHED */
 302         }
 303         printk(BIOS_INFO, "SMBus controller enabled, sb revision is A%x\n",
 304                     set_sb700_revision());
 305
 306         /* sbPorAtStartOfTblCfg */
 307         /* Set A-Link bridge access address. This address is set at device 14h, function 0, register 0xf0.
 308          * This is an I/O address. The I/O address must be on 16-byte boundry.  */
 309         pci_write_config32(dev, 0xf0, AB_INDX);
 310
 311         /* To enable AB/BIF DMA access, a specific register inside the BIF register space needs to be configured first. */
 312         /* 4.3:Enables the SB700 to send transactions upstream over A-Link Express interface. */
 313         axcfg_reg(0x04, 1 << 2, 1 << 2);
 314         axindxc_reg(0x21, 0xff, 0);
 315
 316         /* 2.5:Enabling Non-Posted Memory Write for the K8 Platform */
 317         axindxc_reg(0x10, 1 << 9, 1 << 9);
 318         /* END of sbPorAtStartOfTblCfg */
 319
 320         /* sbDevicesPorInitTables */
 321         /* set smbus iobase */
 322         pci_write_config32(dev, 0x90, SMBUS_IO_BASE | 1);
 323
 324         /* enable smbus controller interface */
 325         byte = pci_read_config8(dev, 0xd2);
 326         byte |= (1 << 0);
 327         pci_write_config8(dev, 0xd2, byte);
 328
 329         /* KB2RstEnable */
 330         pci_write_config8(dev, 0x40, 0x44);
 331
 332         /* Enable ISA Address 0-960K decoding */
 333         pci_write_config8(dev, 0x48, 0x0f);
 334
 335         /* Enable ISA  Address 0xC0000-0xDFFFF decode */
 336         pci_write_config8(dev, 0x49, 0xff);
 337
 338         /* Enable decode cycles to IO C50, C51, C52 GPM controls. */
 339         byte = pci_read_config8(dev, 0x41);
 340         byte &= 0x80;
 341         byte |= 0x33;
 342         pci_write_config8(dev, 0x41, byte);
 343
 344         /* Legacy DMA Prefetch Enhancement, CIM masked it. */
 345         /* pci_write_config8(dev, 0x43, 0x1); */
 346
 347         /* Disabling Legacy USB Fast SMI# */
 348         byte = pci_read_config8(dev, 0x62);
 349         byte |= 0x24;
 350         pci_write_config8(dev, 0x62, byte);
 351
 352         /* Features Enable */
 353         pci_write_config32(dev, 0x64, 0x829E79BF); /* bit10: Enables the HPET interrupt. */
 354
 355         /* SerialIrq Control */
 356         pci_write_config8(dev, 0x69, 0x90);
 357
 358         /* Test Mode, PCIB_SReset_En Mask is set. */
 359         pci_write_config8(dev, 0x6c, 0x20);
 360
 361         /* IO Address Enable, CIM set 0x78 only and masked 0x79. */
 362         /*pci_write_config8(dev, 0x79, 0x4F); */
 363         pci_write_config8(dev, 0x78, 0xFF);
 364
 365         /* Set smbus iospace enable, I don't know why write 0x04 into reg5 that is reserved */
 366         pci_write_config16(dev, 0x4, 0x0407);
 367
 368         /* clear any lingering errors, so the transaction will run */
 369         outb(inb(SMBUS_IO_BASE + SMBHSTSTAT), SMBUS_IO_BASE + SMBHSTSTAT);
 370
 371         /* IDE Device, BDF:0-20-1 */
 372         printk(BIOS_INFO, "sb700_devices_por_init(): IDE Device, BDF:0-20-1\n");
 373         dev = pci_locate_device(PCI_ID(0x1002, 0x439C), 0);
 374         /* Disable prefetch */
 375         byte = pci_read_config8(dev, 0x63);
 376         byte |= 0x1;
 377         pci_write_config8(dev, 0x63, byte);
 378
 379         /* LPC Device, BDF:0-20-3 */
 380         printk(BIOS_INFO, "sb700_devices_por_init(): LPC Device, BDF:0-20-3\n");
 381         dev = pci_locate_device(PCI_ID(0x1002, 0x439D), 0);
 382         /* DMA enable */
 383         pci_write_config8(dev, 0x40, 0x04);
 384
 385         /* IO Port Decode Enable */
 386         pci_write_config8(dev, 0x44, 0xFF);
 387         pci_write_config8(dev, 0x45, 0xFF);
 388         pci_write_config8(dev, 0x46, 0xC3);
 389         pci_write_config8(dev, 0x47, 0xFF);
 390
 391         // TODO: This has already been done(?)
 392         /* IO/Mem Port Decode Enable, I don't know why CIM disable some ports.
 393          *  Disable LPC TimeOut counter, enable SuperIO Configuration Port (2e/2f),
 394          * Alternate Super I/O Configuration Port (4e/4f), Wide Generic IO Port (64/65). */
 395         byte = pci_read_config8(dev, 0x48);
 396         byte |= (1 << 1) | (1 << 0);    /* enable Super IO config port 2e-2h, 4e-4f */
 397         byte |= 1 << 6;         /* enable for RTC I/O range */
 398         pci_write_config8(dev, 0x48, byte);
 399         pci_write_config8(dev, 0x49, 0xFF);
 400         /* Enable 0x480-0x4bf, 0x4700-0x470B */
 401         byte = pci_read_config8(dev, 0x4A);
 402         byte |= ((1 << 1) + (1 << 6));  /*0x42, save the configuraion for port 0x80. */
 403         pci_write_config8(dev, 0x4A, byte);
 404
 405         /* Enable Tpm12_en and Tpm_legacy. I don't know what is its usage and copied from CIM. */
 406         pci_write_config8(dev, 0x7C, 0x05);
 407
 408         /* P2P Bridge, BDF:0-20-4, the configuration of the registers in this dev are copied from CIM,
 409          */
 410         printk(BIOS_INFO, "sb700_devices_por_init(): P2P Bridge, BDF:0-20-4\n");
 411         dev = pci_locate_device(PCI_ID(0x1002, 0x4384), 0);
 412
 413         /* Arbiter enable. */
 414         pci_write_config8(dev, 0x43, 0xff);
 415
 416         /* Set PCDMA request into hight priority list. */
 417         /* pci_write_config8(dev, 0x49, 0x1) */ ;
 418
 419         pci_write_config8(dev, 0x40, 0x26);
 420
 421         pci_write_config8(dev, 0x0d, 0x40);
 422         pci_write_config8(dev, 0x1b, 0x40);
 423         /* Enable PCIB_DUAL_EN_UP will fix potential problem with PCI cards. */
 424         pci_write_config8(dev, 0x50, 0x01);
 425
 426         /* SATA Device, BDF:0-17-0, Non-Raid-5 SATA controller */
 427         printk(BIOS_INFO, "sb700_devices_por_init(): SATA Device, BDF:0-18-0\n");
 428         dev = pci_locate_device(PCI_ID(0x1002, 0x4390), 0);
 429
 430         /*PHY Global Control*/
 431         pci_write_config16(dev, 0x86, 0x2C00);
 432 }
 433
 434 /* sbPmioPorInitTable, Pre-initializing PMIO register space
 435 * The power management (PM) block is resident in the PCI/LPC/ISA bridge.
 436 * The PM regs are accessed via IO mapped regs 0xcd6 and 0xcd7.
 437 * The index address is first programmed into IO reg 0xcd6.
 438 * Read or write values are accessed through IO reg 0xcd7.
 439 */
 440 static void sb700_pmio_por_init(void)
 441 {
 442         u8 byte;
 443
 444         printk(BIOS_INFO, "sb700_pmio_por_init()\n");
 445         /* K8KbRstEn, KB_RST# control for K8 system. */
 446         byte = pmio_read(0x66);
 447         byte |= 0x20;
 448         pmio_write(0x66, byte);
 449
 450         /* RPR2.31 PM_TURN_OFF_MSG during ASF Shutdown. */
 451         if (get_sb700_revision(pci_locate_device(PCI_ID(0x1002, 0x4385), 0)) <= 0x12) {
 452                 byte = pmio_read(0x65);
 453                 byte &= ~(1 << 7);
 454                 pmio_write(0x65, byte);
 455
 456                 byte = pmio_read(0x75);
 457                 byte &= 0xc0;
 458                 byte |= 0x05;
 459                 pmio_write(0x75, byte);
 460
 461                 byte = pmio_read(0x52);
 462                 byte &= 0xc0;
 463                 byte |= 0x08;
 464                 pmio_write(0x52, byte);
 465         } else {
 466                 byte = pmio_read(0xD7);
 467                 byte |= 1 << 0;
 468                 pmio_write(0xD7, byte);
 469
 470                 byte = pmio_read(0x65);
 471                 byte |= 1 << 7;
 472                 pmio_write(0x65, byte);
 473
 474                 byte = pmio_read(0x75);
 475                 byte &= 0xc0;
 476                 byte |= 0x01;
 477                 pmio_write(0x75, byte);
 478
 479                 byte = pmio_read(0x52);
 480                 byte &= 0xc0;
 481                 byte |= 0x02;
 482                 pmio_write(0x52, byte);
 483
 484         }
 485
 486         /* Watch Dog Timer Control
 487          * Set watchdog time base to 0xfec000f0 to avoid SCSI card boot failure.
 488          * But I don't find WDT is enabled in SMBUS 0x41 bit3 in CIM.
 489          */
 490         pmio_write(0x6c, 0xf0);
 491         pmio_write(0x6d, 0x00);
 492         pmio_write(0x6e, 0xc0);
 493         pmio_write(0x6f, 0xfe);
 494
 495         /* rpr2.15: Enabling Spread Spectrum */
 496         byte = pmio_read(0x42);
 497         byte |= 1 << 7;
 498         pmio_write(0x42, byte);
 499         /* TODO: Check if it is necessary. IDE reset */
 500         byte = pmio_read(0xB2);
 501         byte |= 1 << 0;
 502         pmio_write(0xB2, byte);
 503 }
 504
 505 /*
 506 * Add any south bridge setting.
 507 */
 508 static void sb700_pci_cfg(void)
 509 {
 510         device_t dev;
 511         u8 byte;
 512
 513         /* SMBus Device, BDF:0-20-0 */
 514         dev = pci_locate_device(PCI_ID(0x1002, 0x4385), 0);
 515         /* Enable watchdog decode timer */
 516         byte = pci_read_config8(dev, 0x41);
 517         byte |= (1 << 3);
 518         pci_write_config8(dev, 0x41, byte);
 519
 520         /* Set to 1 to reset USB on the software (such as IO-64 or IO-CF9 cycles)
 521          * generated PCIRST#. */
 522         byte = pmio_read(0x65);
 523         byte |= (1 << 4);
 524         pmio_write(0x65, byte);
 525
 526         /* IDE Device, BDF:0-20-1 */
 527         dev = pci_locate_device(PCI_ID(0x1002, 0x439C), 0);
 528         /* Enable IDE Explicit prefetch, 0x63[0] clear */
 529         byte = pci_read_config8(dev, 0x63);
 530         byte &= 0xfe;
 531         pci_write_config8(dev, 0x63, byte);
 532
 533         /* LPC Device, BDF:0-20-3 */
 534         /* The code below is ported from old chipset. It is not
 535          * mentioned in RPR. But I keep them. The registers and the
 536          * comments are compatible. */
 537         dev = pci_locate_device(PCI_ID(0x1002, 0x439D), 0);
 538         /* Enabling LPC DMA function. */
 539         byte = pci_read_config8(dev, 0x40);
 540         byte |= (1 << 2);
 541         pci_write_config8(dev, 0x40, byte);
 542         /* Disabling LPC TimeOut. 0x48[7] clear. */
 543         byte = pci_read_config8(dev, 0x48);
 544         byte &= 0x7f;
 545         pci_write_config8(dev, 0x48, byte);
 546         /* Disabling LPC MSI Capability, 0x78[1] clear. */
 547         byte = pci_read_config8(dev, 0x78);
 548         byte &= 0xfd;
 549         pci_write_config8(dev, 0x78, byte);
 550
 551         /* SATA Device, BDF:0-17-0, Non-Raid-5 SATA controller */
 552         dev = pci_locate_device(PCI_ID(0x1002, 0x4390), 0);
 553         /* rpr7.12 SATA MSI and D3 Power State Capability. */
 554         byte = pci_read_config8(dev, 0x40);
 555         byte |= 1 << 0;
 556         pci_write_config8(dev, 0x40, byte);
 557         if (get_sb700_revision(pci_locate_device(PCI_ID(0x1002, 0x4385), 0)) <= 0x12)
 558                 pci_write_config8(dev, 0x34, 0x70); /* set 0x61 to 0x70 if S1 is not supported. */
 559         else
 560                 pci_write_config8(dev, 0x34, 0x50); /* set 0x61 to 0x50 if S1 is not supported. */
 561         byte &= ~(1 << 0);
 562         pci_write_config8(dev, 0x40, byte);
 563 }
 564
 565 /*
 566 */
 567 static void sb700_por_init(void)
 568 {
 569         /* sbDevicesPorInitTable + sbK8PorInitTable */
 570         sb700_devices_por_init();
 571
 572         /* sbPmioPorInitTable + sbK8PmioPorInitTable */
 573         sb700_pmio_por_init();
 574 }
 575
 576 /*
 577 * It should be called during early POST after memory detection and BIOS shadowing but before PCI bus enumeration.
 578 */
 579 static void sb700_before_pci_init(void)
 580 {
 581         sb700_pci_cfg();
 582 }
 583
 584 /*
 585 * This function should be called after enable_sb700_smbus().
 586 */
 587 static void sb700_early_setup(void)
 588 {
 589         printk(BIOS_INFO, "sb700_early_setup()\n");
 590         sb700_por_init();
 591 }
 592
 593 static int smbus_read_byte(u32 device, u32 address)
 594 {
 595         return do_smbus_read_byte(SMBUS_IO_BASE, device, address);
 596 }
 597 #endif