src/southbridge/amd/rs780/rs780_early_setup.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #ifndef CONFIG_NORTHBRIDGE_AMD_AMDFAM10
  21 #define CONFIG_NORTHBRIDGE_AMD_AMDFAM10 0
  22 #endif
  23
  24 #include "rs780_rev.h"
  25
  26 #define NBHTIU_INDEX            0x94 /* Note: It is different with RS690, whose HTIU index is 0xA8 */
  27 #define NBMISC_INDEX            0x60
  28 #define NBMC_INDEX              0xE8
  29
  30 static u32 nb_read_index(device_t dev, u32 index_reg, u32 index)
  31 {
  32         pci_write_config32(dev, index_reg, index);
  33         return pci_read_config32(dev, index_reg + 0x4);
  34 }
  35
  36 static void nb_write_index(device_t dev, u32 index_reg, u32 index, u32 data)
  37 {
  38         pci_write_config32(dev, index_reg, index /* | 0x80 */ );
  39         pci_write_config32(dev, index_reg + 0x4, data);
  40 }
  41
  42 static u32 nbmisc_read_index(device_t nb_dev, u32 index)
  43 {
  44         return nb_read_index((nb_dev), NBMISC_INDEX, (index));
  45 }
  46
  47 static void nbmisc_write_index(device_t nb_dev, u32 index, u32 data)
  48 {
  49         nb_write_index((nb_dev), NBMISC_INDEX, ((index) | 0x80), (data));
  50 }
  51
  52 static u32 htiu_read_index(device_t nb_dev, u32 index)
  53 {
  54         return nb_read_index((nb_dev), NBHTIU_INDEX, (index));
  55 }
  56
  57 static void htiu_write_index(device_t nb_dev, u32 index, u32 data)
  58 {
  59         nb_write_index((nb_dev), NBHTIU_INDEX, ((index) | 0x100), (data));
  60 }
  61
  62 static u32 nbmc_read_index(device_t nb_dev, u32 index)
  63 {
  64         return nb_read_index((nb_dev), NBMC_INDEX, (index));
  65 }
  66
  67 static void nbmc_write_index(device_t nb_dev, u32 index, u32 data)
  68 {
  69         nb_write_index((nb_dev), NBMC_INDEX, ((index) | 1 << 9), (data));
  70 }
  71
  72 static void set_htiu_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  73                                  u32 val)
  74 {
  75         u32 reg_old, reg;
  76         reg = reg_old = htiu_read_index(nb_dev, reg_pos);
  77         reg &= ~mask;
  78         reg |= val;
  79         if (reg != reg_old) {
  80                 htiu_write_index(nb_dev, reg_pos, reg);
  81         }
  82 }
  83
  84 static void set_nbmisc_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  85                                    u32 val)
  86 {
  87         u32 reg_old, reg;
  88         reg = reg_old = nbmisc_read_index(nb_dev, reg_pos);
  89         reg &= ~mask;
  90         reg |= val;
  91         if (reg != reg_old) {
  92                 nbmisc_write_index(nb_dev, reg_pos, reg);
  93         }
  94 }
  95
  96 static void set_nbcfg_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
  97                                   u32 val)
  98 {
  99         u32 reg_old, reg;
 100         reg = reg_old = pci_read_config32(nb_dev, reg_pos);
 101         reg &= ~mask;
 102         reg |= val;
 103         if (reg != reg_old) {
 104                 pci_write_config32(nb_dev, reg_pos, reg);
 105         }
 106 }
 107 /* family 10 only, for reg > 0xFF */
 108 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1
 109 static void set_fam10_ext_cfg_enable_bits(device_t fam10_dev, u32 reg_pos, u32 mask,
 110                                   u32 val)
 111 {
 112         u32 reg_old, reg;
 113         reg = reg_old = Get_NB32(fam10_dev, reg_pos);
 114         reg &= ~mask;
 115         reg |= val;
 116         if (reg != reg_old) {
 117                 Set_NB32(fam10_dev, reg_pos, reg);
 118         }
 119 }
 120 #else
 121 #define set_fam10_ext_cfg_enable_bits(a, b, c, d) do {} while (0)
 122 #endif
 123
 124
 125 static void set_nbcfg_enable_bits_8(device_t nb_dev, u32 reg_pos, u8 mask,
 126                                     u8 val)
 127 {
 128         u8 reg_old, reg;
 129         reg = reg_old = pci_read_config8(nb_dev, reg_pos);
 130         reg &= ~mask;
 131         reg |= val;
 132         if (reg != reg_old) {
 133                 pci_write_config8(nb_dev, reg_pos, reg);
 134         }
 135 }
 136
 137 static void set_nbmc_enable_bits(device_t nb_dev, u32 reg_pos, u32 mask,
 138                                  u32 val)
 139 {
 140         u32 reg_old, reg;
 141         reg = reg_old = nbmc_read_index(nb_dev, reg_pos);
 142         reg &= ~mask;
 143         reg |= val;
 144         if (reg != reg_old) {
 145                 nbmc_write_index(nb_dev, reg_pos, reg);
 146         }
 147 }
 148
 149 static void get_cpu_rev(void)
 150 {
 151         u32 eax;
 152
 153         eax = cpuid_eax(1);
 154         printk(BIOS_INFO, "get_cpu_rev EAX=0x%x.\n", eax);
 155         if (eax <= 0xfff)
 156                 printk(BIOS_INFO, "CPU Rev is K8_Cx.\n");
 157         else if (eax <= 0x10fff)
 158                 printk(BIOS_INFO, "CPU Rev is K8_Dx.\n");
 159         else if (eax <= 0x20fff)
 160                 printk(BIOS_INFO, "CPU Rev is K8_Ex.\n");
 161         else if (eax <= 0x40fff)
 162                 printk(BIOS_INFO, "CPU Rev is K8_Fx.\n");
 163         else if (eax == 0x60fb1 || eax == 0x60f81)      /*These two IDS are exception, they are G1. */
 164                 printk(BIOS_INFO, "CPU Rev is K8_G1.\n");
 165         else if (eax <= 0X60FF0)
 166                 printk(BIOS_INFO, "CPU Rev is K8_G0.\n");
 167         else if (eax <= 0x100000)
 168                 printk(BIOS_INFO, "CPU Rev is K8_G1.\n");
 169         else if (eax <= 0x100f00)
 170                 printk(BIOS_INFO, "CPU Rev is Fam 10.\n");
 171         else
 172                 printk(BIOS_INFO, "CPU Rev is K8_10.\n");
 173 }
 174
 175 static u8 is_famly10(void)
 176 {
 177         return (cpuid_eax(1) & 0xff00000) != 0;
 178 }
 179
 180 static u8 l3_cache(void)
 181 {
 182         return (cpuid_edx(0x80000006) & (0x3FFF << 18)) != 0;
 183 }
 184
 185 static u8 cpu_core_number(void)
 186 {
 187         return (cpuid_ecx(0x80000008) & 0xFF) + 1;
 188 }
 189
 190 static u8 get_nb_rev(device_t nb_dev)
 191 {
 192         u8 reg;
 193         reg = pci_read_config8(nb_dev, 0x89);   /* copy from CIM, can't find in doc */
 194         switch(reg & 3)
 195         {
 196         case 0x01:
 197                 reg = REV_RS780_A12;
 198                 break;
 199         case 0x02:
 200                 reg = REV_RS780_A13;
 201                 break;
 202         default:
 203                 reg = REV_RS780_A11;
 204                 break;
 205         }
 206         return reg;
 207 }
 208
 209 /*****************************************
 210  * Init HT link speed/width for rs780 -- k8 link
 211  * 1: Check CPU Family, Family10?
 212  * 2: Get CPU's HT speed and width
 213  * 3: Decide HT mode 1 or 3 by HT Speed. >1GHz: HT3, else HT1
 214  *****************************************/
 215 static const u8 rs780_ibias[] = {
 216         /* 1, 3 are reserved. */
 217         [0x0] = 0x4C,           /* 200Mhz HyperTransport 1 only */
 218         [0x2] = 0x4C,           /* 400Mhz HyperTransport 1 only */
 219         [0x4] = 0xB6,           /* 600Mhz HyperTransport 1 only */
 220         [0x5] = 0x4C,           /* 800Mhz HyperTransport 1 only */
 221         [0x6] = 0x9D,           /* 1Ghz   HyperTransport 1 only */
 222         /* HT3 for Family 10 */
 223         [0x7] = 0xB6,           /* 1.2Ghz HyperTransport 3 only */
 224         [0x8] = 0x2B,           /* 1.4Ghz HyperTransport 3 only */
 225         [0x9] = 0x4C,           /* 1.6Ghz HyperTransport 3 only */
 226         [0xa] = 0x6C,           /* 1.8Ghz HyperTransport 3 only */
 227         [0xb] = 0x9D,           /* 2.0Ghz HyperTransport 3 only */
 228         [0xc] = 0xAD,           /* 2.2Ghz HyperTransport 3 only */
 229         [0xd] = 0xB6,           /* 2.4Ghz HyperTransport 3 only */
 230         [0xe] = 0xC6,           /* 2.6Ghz HyperTransport 3 only */
 231 };
 232
 233 static void rs780_htinit(void)
 234 {
 235         /*
 236          * About HT, it has been done in enumerate_ht_chain().
 237          */
 238         device_t cpu_f0, rs780_f0, clk_f1;
 239         u32 reg;
 240         u8 cpu_ht_freq, ibias;
 241
 242         cpu_f0 = PCI_DEV(0, 0x18, 0);
 243         /************************
 244         * get cpu's ht freq, in cpu's function 0, offset 0x88
 245         * bit11-8, specifics the maximum operation frequency of the link's transmitter clock.
 246         * The link frequency field (Frq) is cleared by cold reset. SW can write a nonzero
 247         * value to this reg, and that value takes effect on the next warm reset or
 248         * LDTSTOP_L disconnect sequence.
 249         * please see the table rs780_ibias about the value and its corresponding frequency.
 250         ************************/
 251         reg = pci_read_config32(cpu_f0, 0x88);
 252         cpu_ht_freq = (reg & 0xf00) >> 8;
 253         printk(BIOS_INFO, "rs780_htinit cpu_ht_freq=%x.\n", cpu_ht_freq);
 254         rs780_f0 = PCI_DEV(0, 0, 0);
 255         //set_nbcfg_enable_bits(rs780_f0, 0xC8, 0x7<<24 | 0x7<<28, 1<<24 | 1<<28);
 256
 257         clk_f1 = PCI_DEV(0, 0, 1); /* We need to make sure the F1 is accessible. */
 258
 259         ibias = rs780_ibias[cpu_ht_freq];
 260
 261         /* If HT freq>1GHz, we assume the CPU is fam10, else it is K8.
 262          * Is it appropriate?
 263          * Frequency is 1GHz, i.e. cpu_ht_freq is 6, in most cases.
 264          * So we check 6 only, it would be faster. */
 265         if ((cpu_ht_freq == 0x6) || (cpu_ht_freq == 0x5) || (cpu_ht_freq == 0x4) ||
 266                 (cpu_ht_freq == 0x2) || (cpu_ht_freq == 0x0)) {
 267                 printk(BIOS_INFO, "rs780_htinit: HT1 mode\n");
 268
 269                 /* HT1 mode, RPR 8.4.2 */
 270                 /* set IBIAS code */
 271                 set_nbcfg_enable_bits(clk_f1, 0xD8, 0x3FF, ibias);
 272                 /* Optimizes chipset HT transmitter drive strength */
 273                 set_htiu_enable_bits(rs780_f0, 0x2A, 0x3, 0x1);
 274         } else if ((cpu_ht_freq > 0x6) && (cpu_ht_freq < 0xf)) {
 275                 printk(BIOS_INFO, "rs780_htinit: HT3 mode\n");
 276
 277                 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1                /* save some spaces */
 278                 /* HT3 mode, RPR 8.4.3 */
 279                 set_nbcfg_enable_bits(rs780_f0, 0x9c, 0x3 << 16, 0);
 280
 281                 /* set IBIAS code */
 282                 set_nbcfg_enable_bits(clk_f1, 0xD8, 0x3FF, ibias);
 283                 /* Optimizes chipset HT transmitter drive strength */
 284                 set_htiu_enable_bits(rs780_f0, 0x2A, 0x3, 0x1);
 285                 /* Enables error-retry mode */
 286                 set_nbcfg_enable_bits(rs780_f0, 0x44, 0x1, 0x1);
 287                 /* Enables scrambling and Disalbes command throttling */
 288                 set_nbcfg_enable_bits(rs780_f0, 0xac, (1 << 3) | (1 << 14), (1 << 3) | (1 << 14));
 289                 /* Enables transmitter de-emphasis */
 290                 set_nbcfg_enable_bits(rs780_f0, 0xa4, 1 << 31, 1 << 31);
 291                 /* Enabels transmitter de-emphasis level */
 292                 /* Sets training 0 time */
 293                 set_nbcfg_enable_bits(rs780_f0, 0xa0, 0x3F, 0x14);
 294
 295                 /* Enables strict TM4 detection */
 296                 set_htiu_enable_bits(rs780_f0, 0x15, 0x1 << 22, 0x1 << 22);
 297                 /* Enables proprer DLL reset sequence */
 298                 set_htiu_enable_bits(rs780_f0, 0x16, 0x1 << 10, 0x1 << 10);
 299
 300                 /* HyperTransport 3 Processor register settings to be done in northbridge */
 301                 /* Enables error-retry mode */
 302                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x130, 1 << 0, 1 << 0);
 303                 /* Enables scrambling */
 304                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x170, 1 << 3, 1 << 3);
 305                 /* Enables transmitter de-emphasis
 306                  * This depends on the PCB design and the trace */
 307                 /* TODO: */
 308                 /* Disables command throttling */
 309                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x168, 1 << 10, 1 << 10);
 310                 /* Sets Training 0 Time. See T0Time table for encodings */
 311                 set_fam10_ext_cfg_enable_bits(cpu_f0, 0x16C, 0x3F, 0x20);
 312                 /* TODO: */
 313                 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1 */
 314         }
 315 }
 316
 317 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 != 1                /* save some spaces */
 318 /*******************************************************
 319 * Optimize k8 with UMA.
 320 * See BKDG_NPT_0F guide for details.
 321 * The processor node is addressed by its Node ID on the HT link and can be
 322 * accessed with a device number in the PCI configuration space on Bus0.
 323 * The Node ID 0 is mapped to Device 24 (0x18), the Node ID 1 is mapped
 324 * to Device 25, and so on.
 325 * The processor implements configuration registers in PCI configuration
 326 * space using the following four headers
 327 *       Function0: HT technology configuration
 328 *       Function1: Address map configuration
 329 *       Function2: DRAM and HT technology Trace mode configuration
 330 *       Function3: Miscellaneous configuration
 331 *******************************************************/
 332 static void k8_optimization(void)
 333 {
 334         device_t k8_f0, k8_f2, k8_f3;
 335         msr_t msr;
 336
 337         printk(BIOS_INFO, "k8_optimization()\n");
 338         k8_f0 = PCI_DEV(0, 0x18, 0);
 339         k8_f2 = PCI_DEV(0, 0x18, 2);
 340         k8_f3 = PCI_DEV(0, 0x18, 3);
 341
 342         /* 8.6.6 K8 Buffer Allocation Settings */
 343         pci_write_config32(k8_f0, 0x90, 0x01700169);    /* CIM NPT_Optimization */
 344         set_nbcfg_enable_bits(k8_f0, 0x68, 1 << 28, 0 << 28);
 345         set_nbcfg_enable_bits(k8_f0, 0x68, 3 << 26, 3 << 26);
 346         set_nbcfg_enable_bits(k8_f0, 0x68, 1 << 11, 1 << 11);
 347         /* set_nbcfg_enable_bits(k8_f0, 0x84, 1 << 11 | 1 << 13 | 1 << 15, 1 << 11 | 1 << 13 | 1 << 15); */     /* TODO */
 348
 349         pci_write_config32(k8_f3, 0x70, 0x51220111);
 350         pci_write_config32(k8_f3, 0x74, 0x50404021);
 351         pci_write_config32(k8_f3, 0x78, 0x08002A00);
 352         if (pci_read_config32(k8_f3, 0xE8) & 0x3<<12)
 353                 pci_write_config32(k8_f3, 0x7C, 0x0000211A); /* dual core */
 354         else
 355                 pci_write_config32(k8_f3, 0x7C, 0x0000212B); /* single core */
 356         set_nbcfg_enable_bits_8(k8_f3, 0xDC, 0xFF, 0x25);
 357
 358         set_nbcfg_enable_bits(k8_f2, 0xA0, 1 << 5, 1 << 5);
 359         set_nbcfg_enable_bits(k8_f2, 0x94, 0xF << 24, 7 << 24);
 360         set_nbcfg_enable_bits(k8_f2, 0x90, 1 << 10, 0 << 10);
 361         set_nbcfg_enable_bits(k8_f2, 0xA0, 3 << 2, 3 << 2);
 362         set_nbcfg_enable_bits(k8_f2, 0xA0, 1 << 5, 1 << 5);
 363
 364         msr = rdmsr(0xC001001F);
 365         msr.lo &= ~(1 << 9);
 366         msr.hi &= ~(1 << 4);
 367         wrmsr(0xC001001F, msr);
 368 }
 369 #else
 370 #define k8_optimization() do{}while(0)
 371 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 != 1 */
 372
 373 #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1                /* save some spaces */
 374 static void fam10_optimization(void)
 375 {
 376         device_t cpu_f0, cpu_f2, cpu_f3;
 377         u32 val;
 378
 379         printk(BIOS_INFO, "fam10_optimization()\n");
 380
 381         cpu_f0 = PCI_DEV(0, 0x18, 0);
 382         cpu_f2 = PCI_DEV(0, 0x18, 2);
 383         cpu_f3 = PCI_DEV(0, 0x18, 3);
 384
 385         /* 8.6.4.1 */
 386         /* Table 8-13 */
 387         pci_write_config32(cpu_f0, 0x90, 0x808502D0);
 388         /* Table 8-14 */
 389         pci_write_config32(cpu_f0, 0x94, 0x00000000);
 390
 391         /* Table 8-15 */
 392         val = pci_read_config32(cpu_f0, 0x68);
 393         val |= 1 << 24;
 394         pci_write_config32(cpu_f0, 0x68, val);
 395
 396         /* Table 8-16 */
 397         val = pci_read_config32(cpu_f0, 0x84);
 398         val &= ~(1 << 12);
 399         pci_write_config32(cpu_f0, 0x84, val);
 400
 401         /* Table 8-17 */
 402         val = pci_read_config32(cpu_f2, 0x90);
 403         val &= ~(1 << 10);
 404         pci_write_config32(cpu_f2, 0x90, val);
 405
 406         /* Table 8-18 */
 407         pci_write_config32(cpu_f3, 0x6C, 0x60018051);
 408         /* Table 8-19 */
 409         pci_write_config32(cpu_f3, 0x70, 0x60321151);
 410         /* Table 8-20 */
 411         pci_write_config32(cpu_f3, 0x74, 0x00980101);
 412         /* Table 8-21 */
 413         pci_write_config32(cpu_f3, 0x78, 0x00200C14);
 414         /* Table 8-22 */
 415         pci_write_config32(cpu_f3, 0x7C, 0x00070811); /* TODO: Check if L3 Cache is enabled. */
 416
 417         /* Table 8-23 */
 418         Set_NB32(cpu_f3, 0x140, 0x00D33656);
 419         /* Table 8-24 */
 420         Set_NB32(cpu_f3, 0x144, 0x00000036);
 421         /* Table 8-25 */
 422         Set_NB32(cpu_f3, 0x148, 0x8000832A);
 423         /* Table 8-26 */
 424         Set_NB32(cpu_f3, 0x158, 0);
 425         /*          L3 Disabled:  L3 Enabled: */
 426         /* cores:    2   3    4    2   3    4  */
 427         /* bit8:4   28  26   24   24  20   16 */
 428         if (!l3_cache()) {
 429                 Set_NB32(cpu_f3, 0x1A0, 4 << 12 | (24 + 2*(4-cpu_core_number())) << 4 | 2);
 430         } else {
 431                 Set_NB32(cpu_f3, 0x1A0, 4 << 12 | (16 + 4*(4-cpu_core_number())) << 4 | 4);
 432         }
 433 }
 434 #else
 435 #define fam10_optimization() do{}while(0)
 436 #endif  /* #if CONFIG_NORTHBRIDGE_AMD_AMDFAM10 == 1 */
 437
 438 /*****************************************
 439 * rs780_por_pcicfg_init()
 440 *****************************************/
 441 static void rs780_por_pcicfg_init(device_t nb_dev)
 442 {
 443         /* enable PCI Memory Access */
 444         set_nbcfg_enable_bits_8(nb_dev, 0x04, (u8)(~0xFD), 0x02);
 445         /* Set RCRB Enable */
 446         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x1);
 447         /* allow decode of 640k-1MB */
 448         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xEF), 0x10);
 449         /* Enable PM2_CNTL(BAR2) IO mapped cfg write access to be broadcast to both NB and SB */
 450         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x4);
 451         /* Power Management Register Enable */
 452         set_nbcfg_enable_bits_8(nb_dev, 0x84, (u8)(~0xFF), 0x80);
 453
 454         /* Reg4Ch[1]=1 (APIC_ENABLE) force cpu request with address 0xFECx_xxxx to south-bridge
 455          * Reg4Ch[6]=1 (BMMsgEn) enable BM_Set message generation
 456          * BMMsgEn */
 457         set_nbcfg_enable_bits_8(nb_dev, 0x4C, (u8)(~0x00), 0x42 | 1);
 458
 459         /* Reg4Ch[16]=1 (WakeC2En) enable Wake_from_C2 message generation.
 460          * Reg4Ch[18]=1 (P4IntEnable) Enable north-bridge to accept MSI with address 0xFEEx_xxxx from south-bridge */
 461         set_nbcfg_enable_bits_8(nb_dev, 0x4E, (u8)(~0xFF), 0x05);
 462         /* Reg94h[4:0] = 0x0  P drive strength offset 0
 463          * Reg94h[6:5] = 0x2  P drive strength additive adjust */
 464         set_nbcfg_enable_bits_8(nb_dev, 0x94, (u8)(~0x80), 0x40);
 465
 466         /* Reg94h[20:16] = 0x0  N drive strength offset 0
 467          * Reg94h[22:21] = 0x2  N drive strength additive adjust */
 468         set_nbcfg_enable_bits_8(nb_dev, 0x96, (u8)(~0x80), 0x40);
 469
 470         /* Reg80h[4:0] = 0x0  Termination offset
 471          * Reg80h[6:5] = 0x2  Termination additive adjust */
 472         set_nbcfg_enable_bits_8(nb_dev, 0x80, (u8)(~0x80), 0x40);
 473
 474         /* Reg80h[14] = 0x1   Enable receiver termination control */
 475         set_nbcfg_enable_bits_8(nb_dev, 0x81, (u8)(~0xFF), 0x40);
 476
 477         /* Reg94h[15] = 0x1 Enables HT transmitter advanced features to be turned on
 478          * Reg94h[14] = 0x1  Enable drive strength control */
 479         set_nbcfg_enable_bits_8(nb_dev, 0x95, (u8)(~0x3F), 0xC4);
 480
 481         /* Reg94h[31:29] = 0x7 Enables HT transmitter de-emphasis */
 482         set_nbcfg_enable_bits_8(nb_dev, 0x97, (u8)(~0x1F), 0xE0);
 483
 484         /*Reg8Ch[10:9] = 0x3 Enables Gfx Debug BAR,
 485          * force this BAR as mem type in rs780_gfx.c */
 486         set_nbcfg_enable_bits_8(nb_dev, 0x8D, (u8)(~0xFF), 0x03);
 487 }
 488
 489 static void rs780_por_mc_index_init(device_t nb_dev)
 490 {
 491         set_nbmc_enable_bits(nb_dev, 0x7A, ~0xFFFFFF80, 0x0000005F);
 492         set_nbmc_enable_bits(nb_dev, 0xD8, ~0x00000000, 0x00600060);
 493         set_nbmc_enable_bits(nb_dev, 0xD9, ~0x00000000, 0x00600060);
 494         set_nbmc_enable_bits(nb_dev, 0xE0, ~0x00000000, 0x00000000);
 495         set_nbmc_enable_bits(nb_dev, 0xE1, ~0x00000000, 0x00000000);
 496         set_nbmc_enable_bits(nb_dev, 0xE8, ~0x00000000, 0x003E003E);
 497         set_nbmc_enable_bits(nb_dev, 0xE9, ~0x00000000, 0x003E003E);
 498 }
 499
 500 static void rs780_por_misc_index_init(device_t nb_dev)
 501 {
 502         /* NB_MISC_IND_WR_EN + IOC_PCIE_CNTL
 503          * Block non-snoop DMA request if PMArbDis is set.
 504          * Set BMSetDis */
 505         set_nbmisc_enable_bits(nb_dev, 0x0B, ~0xFFFF0000, 0x00000180);
 506         set_nbmisc_enable_bits(nb_dev, 0x01, ~0xFFFFFFFF, 0x00000040);
 507
 508         /* NBCFG (NBMISCIND 0x0): NB_CNTL -
 509          *   HIDE_NB_AGP_CAP  ([0], default=1)HIDE
 510          *   HIDE_P2P_AGP_CAP ([1], default=1)HIDE
 511          *   HIDE_NB_GART_BAR ([2], default=1)HIDE
 512          *   AGPMODE30        ([4], default=0)DISABLE
 513          *   AGP30ENCHANCED   ([5], default=0)DISABLE
 514          *   HIDE_AGP_CAP     ([8], default=1)ENABLE */
 515         set_nbmisc_enable_bits(nb_dev, 0x00, ~0xFFFF0000, 0x00000506);  /* set bit 10 for MSI */
 516
 517         /* NBMISCIND:0x6A[16]= 1 SB link can get a full swing
 518          *      set_nbmisc_enable_bits(nb_dev, 0x6A, 0ffffffffh, 000010000);
 519          * NBMISCIND:0x6A[17]=1 Set CMGOOD_OVERRIDE. */
 520         set_nbmisc_enable_bits(nb_dev, 0x6A, ~0xffffffff, 0x00020000);
 521
 522         /* NBMISIND:0x40 Bit[8]=1 and Bit[10]=1 following bits are required to set in order to allow LVDS or PWM features to work. */
 523         set_nbmisc_enable_bits(nb_dev, 0x40, ~0xffffffff, 0x00000500);
 524
 525         /* NBMISIND:0xC Bit[13]=1 Enable GSM mode for C1e or C3 with pop-up. */
 526         set_nbmisc_enable_bits(nb_dev, 0x0C, ~0xffffffff, 0x00002000);
 527
 528         /* Set NBMISIND:0x1F[3] to map NB F2 interrupt pin to INTB# */
 529         set_nbmisc_enable_bits(nb_dev, 0x1F, ~0xffffffff, 0x00000008);
 530
 531         /*
 532          * Enable access to DEV8
 533          * Enable setPower message for all ports
 534          */
 535         set_nbmisc_enable_bits(nb_dev, 0x00, 1 << 6, 1 << 6);
 536         set_nbmisc_enable_bits(nb_dev, 0x0b, 1 << 20, 1 << 20);
 537         set_nbmisc_enable_bits(nb_dev, 0x51, 1 << 20, 1 << 20);
 538         set_nbmisc_enable_bits(nb_dev, 0x53, 1 << 20, 1 << 20);
 539         set_nbmisc_enable_bits(nb_dev, 0x55, 1 << 20, 1 << 20);
 540         set_nbmisc_enable_bits(nb_dev, 0x57, 1 << 20, 1 << 20);
 541         set_nbmisc_enable_bits(nb_dev, 0x59, 1 << 20, 1 << 20);
 542         set_nbmisc_enable_bits(nb_dev, 0x5B, 1 << 20, 1 << 20);
 543         set_nbmisc_enable_bits(nb_dev, 0x5D, 1 << 20, 1 << 20);
 544         set_nbmisc_enable_bits(nb_dev, 0x5F, 1 << 20, 1 << 20);
 545
 546         set_nbmisc_enable_bits(nb_dev, 0x00, 1 << 7, 1 << 7);
 547         set_nbmisc_enable_bits(nb_dev, 0x07, 0x000000f0, 0x30);
 548
 549         set_nbmisc_enable_bits(nb_dev, 0x01, 0xFFFFFFFF, 0x48);
 550         /* Disable bus-master trigger event from SB and Enable set_slot_power message to SB */
 551         set_nbmisc_enable_bits(nb_dev, 0x0B, 0xffffffff, 0x500180);
 552 }
 553
 554 /*****************************************
 555 * Some setting is from rpr. Some is from CIMx.
 556 *****************************************/
 557 static void rs780_por_htiu_index_init(device_t nb_dev)
 558 {
 559 #if 0                           /* get from rpr. */
 560         set_htiu_enable_bits(nb_dev, 0x1C, 0x1<<17, 0x1<<17);
 561         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<0,  0x0<<0);
 562         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<1,  0x1<<1);
 563         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<9,  0x1<<9);
 564         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<13, 0x1<<13);
 565         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<17, 0x1<<17);
 566         set_htiu_enable_bits(nb_dev, 0x06, 0x3<<15, 0x3<<15);
 567         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<25, 0x1<<25);
 568         set_htiu_enable_bits(nb_dev, 0x06, 0x1<<30, 0x1<<30);
 569
 570         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<0,  0x1<<0);
 571         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<1,  0x0<<1);
 572         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<2,  0x0<<2);
 573         set_htiu_enable_bits(nb_dev, 0x07, 0x1<<15, 0x1<<15);
 574
 575         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<0,  0x1<<0);
 576         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<2,  0x2<<2);
 577         set_htiu_enable_bits(nb_dev, 0x0C, 0x3<<4,  0x0<<4);
 578
 579         /* A12 only */
 580         set_htiu_enable_bits(nb_dev, 0x2D, 0x1<<4,  0x1<<4);
 581         set_htiu_enable_bits(nb_dev, 0x2D, 0x1<<6,  0x1<<6);
 582         set_htiu_enable_bits(nb_dev, 0x05, 0x1<<2,  0x1<<2);
 583
 584         set_htiu_enable_bits(nb_dev, 0x1E, 0xFFFFFFFF, 0xFFFFFFFF);
 585 #else  /* get from CIM. It is more reliable than above. */
 586         set_htiu_enable_bits(nb_dev, 0x05, (1<<10|1<<9), 1<<10 | 1<<9);
 587         set_htiu_enable_bits(nb_dev, 0x06, ~0xFFFFFFFE, 0x04203A202);
 588
 589         set_htiu_enable_bits(nb_dev, 0x07, ~0xFFFFFFF9, 0x8001/*  | 7 << 8 */); /* fam 10 */
 590
 591         set_htiu_enable_bits(nb_dev, 0x15, ~0xFFFFFFFF, 1<<31| 1<<30 | 1<<27);
 592         set_htiu_enable_bits(nb_dev, 0x1C, ~0xFFFFFFFF, 0xFFFE0000);
 593
 594         set_htiu_enable_bits(nb_dev, 0x4B, (1<<11), 1<<11);
 595
 596         set_htiu_enable_bits(nb_dev, 0x0C, ~0xFFFFFFC0, 1<<0|1<<3);
 597
 598         set_htiu_enable_bits(nb_dev, 0x17, (1<<27|1<<1), 0x1<<1);
 599         set_htiu_enable_bits(nb_dev, 0x17, 0x1 << 30, 0x1<<30);
 600
 601         set_htiu_enable_bits(nb_dev, 0x19, (0xFFFFF+(1<<31)), 0x186A0+(1<<31));
 602
 603         set_htiu_enable_bits(nb_dev, 0x16, (0x3F<<10), 0x7<<10);
 604
 605         set_htiu_enable_bits(nb_dev, 0x23, 0xFFFFFFF, 1<<28);
 606
 607         set_htiu_enable_bits(nb_dev, 0x1E, 0xFFFFFFFF, 0xFFFFFFFF);
 608 #endif
 609 }
 610
 611 /*****************************************
 612 * Configure RS780 registers to power-on default RPR.
 613 * POR: Power On Reset
 614 * RPR: Register Programming Requirements
 615 *****************************************/
 616 static void rs780_por_init(device_t nb_dev)
 617 {
 618         printk(BIOS_INFO, "rs780_por_init\n");
 619         /* ATINB_PCICFG_POR_TABLE, initialize the values for rs780 PCI Config registers */
 620         rs780_por_pcicfg_init(nb_dev);
 621
 622         /* ATINB_MCIND_POR_TABLE */
 623         rs780_por_mc_index_init(nb_dev);
 624
 625         /* ATINB_MISCIND_POR_TABLE */
 626         rs780_por_misc_index_init(nb_dev);
 627
 628         /* ATINB_HTIUNBIND_POR_TABLE */
 629         rs780_por_htiu_index_init(nb_dev);
 630
 631         /* ATINB_CLKCFG_PORT_TABLE */
 632         /* rs780 A11 SB Link full swing? */
 633 }
 634
 635 /* enable CFG access to Dev8, which is the SB P2P Bridge */
 636 static void enable_rs780_dev8(void)
 637 {
 638         set_nbmisc_enable_bits(PCI_DEV(0, 0, 0), 0x00, 1 << 6, 1 << 6);
 639 }
 640
 641 static void rs780_before_pci_init(void)
 642 {
 643 }
 644
 645 static void rs780_early_setup(void)
 646 {
 647         device_t nb_dev = PCI_DEV(0, 0, 0);
 648         printk(BIOS_INFO, "rs780_early_setup()\n");
 649
 650         get_cpu_rev();
 651
 652         /* The printk(BIOS_INFO, s) below cause the system unstable. */
 653         switch (get_nb_rev(nb_dev)) {
 654         case REV_RS780_A11:
 655                 /* printk(BIOS_INFO, "NB Revision is A11.\n"); */
 656                 break;
 657         case REV_RS780_A12:
 658                 /* printk(BIOS_INFO, "NB Revision is A12.\n"); */
 659                 break;
 660         case REV_RS780_A13:
 661                 /* printk(BIOS_INFO, "NB Revision is A13.\n"); */
 662                 break;
 663         }
 664
 665         if (is_famly10())
 666                 fam10_optimization();
 667         else
 668                 k8_optimization();
 669
 670         rs780_por_init(nb_dev);
 671 }