src/northbridge/intel/i82810/i82810.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Corey Osgood <corey.osgood@gmail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #ifndef NORTHBRIDGE_INTEL_I82810_I82810_H
  22 #define NORTHBRIDGE_INTEL_I82810_I82810_H
  23
  24 /*
  25  * Datasheet:
  26  *   - Name: Intel 810 Chipset:
  27  *           82810/82810-DC100 Graphics and Memory Controller Hub (GMCH)
  28  *   - URL: http://www.intel.com/design/chipsets/datashts/290656.htm
  29  *   - PDF: ftp://download.intel.com/design/chipsets/datashts/29065602.pdf
  30  *   - Order Number: 290656-002
  31  */
  32
  33 /*
  34  * PCI Configuration Registers.
  35  *
  36  * Any addresses between 0x50 and 0xff not listed below are reserved and
  37  * should not be touched.
  38  */
  39
  40 #define GMCHCFG 0x50            /* GMCH Configuration */
  41 #define PAMR    0x51            /* Programmable Attributes */
  42 #define DRP     0x52            /* DRAM Row Population */
  43 #define DRAMT   0x53            /* DRAM Timing */
  44 #define FDHC    0x58            /* Fixed DRAM Hole Control */
  45 #define SMRAM   0x70            /* System Management RAM Control */
  46 #define MISSC   0x72            /* Miscellaneous Control */
  47 #define MISSC2  0x80            /* Miscellaneous Control 2 */
  48 #define BUFF_SC 0x92            /* System Memory Buffer Strength Control */
  49
  50 int smbus_read_byte(u8 device, u8 address);
  51
  52 #endif