src/mainboard/supermicro/h8dmr/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #if CONFIG_K8_REV_F_SUPPORT == 1
  23 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  24 #endif
  25
  26 #include <stdint.h>
  27 #include <string.h>
  28 #include <device/pci_def.h>
  29 #include <device/pci_ids.h>
  30 #include <arch/io.h>
  31 #include <device/pnp_def.h>
  32 #include <arch/romcc_io.h>
  33 #include <cpu/x86/lapic.h>
  34 #include <pc80/mc146818rtc.h>
  35 #include <console/console.h>
  36 #include <lib.h>
  37 #include <spd.h>
  38 #include <cpu/amd/model_fxx_rev.h>
  39 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c" // for enable the FAN
  40 #include "northbridge/amd/amdk8/raminit.h"
  41 #include "cpu/amd/model_fxx/apic_timer.c"
  42 #include "lib/delay.c"
  43 #include "cpu/x86/lapic/boot_cpu.c"
  44 #include "northbridge/amd/amdk8/reset_test.c"
  45 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  46 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  47 #include "cpu/x86/bist.h"
  48 #include "northbridge/amd/amdk8/debug.c"
  49 #include "cpu/x86/mtrr/earlymtrr.c"
  50 #include "northbridge/amd/amdk8/setup_resource_map.c"
  51 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  52
  53 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  54
  55 static void memreset(int controllers, const struct mem_controller *ctrl) { }
  56 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  57
  58 static inline int spd_read_byte(unsigned device, unsigned address)
  59 {
  60         return smbus_read_byte(device, address);
  61 }
  62
  63 #include "northbridge/amd/amdk8/amdk8_f.h"
  64 #include "northbridge/amd/amdk8/incoherent_ht.c"
  65 #include "northbridge/amd/amdk8/coherent_ht.c"
  66 #include "northbridge/amd/amdk8/raminit_f.c"
  67 #include "lib/generic_sdram.c"
  68 #include "resourcemap.c"
  69 #include "cpu/amd/dualcore/dualcore.c"
  70 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  71 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  72 #include "cpu/amd/car/post_cache_as_ram.c"
  73 #include "cpu/amd/model_fxx/init_cpus.c"
  74 #include "cpu/amd/model_fxx/fidvid.c"
  75 #include "northbridge/amd/amdk8/early_ht.c"
  76
  77 static void sio_setup(void)
  78 {
  79         uint32_t dword;
  80         uint8_t byte;
  81
  82         enable_smbus();
  83 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
  84         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
  85
  86         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
  87         byte |= 0x20;
  88         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
  89
  90         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
  91         dword |= (1<<0);
  92         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
  93
  94         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
  95         dword |= (1<<16);
  96         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
  97 }
  98
  99 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 100 {
 101         static const uint16_t spd_addr [] = {
 102                 // Node 0
 103                 DIMM0, DIMM2, 0, 0,
 104                 DIMM1, DIMM3, 0, 0,
 105                 // Node 1
 106                 DIMM4, DIMM6, 0, 0,
 107                 DIMM5, DIMM7, 0, 0,
 108         };
 109
 110         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 111                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 112         int needs_reset = 0;
 113         unsigned bsp_apicid = 0;
 114
 115         if (!cpu_init_detectedx && boot_cpu()) {
 116                 /* Nothing special needs to be done to find bus 0 */
 117                 /* Allow the HT devices to be found */
 118                 enumerate_ht_chain();
 119                 sio_setup();
 120         }
 121
 122         if (bist == 0)
 123                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 124
 125         pnp_enter_ext_func_mode(SERIAL_DEV);
 126         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 127         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 128         pnp_exit_ext_func_mode(SERIAL_DEV);
 129
 130         uart_init();
 131         console_init();
 132
 133         /* Halt if there was a built in self test failure */
 134         report_bist_failure(bist);
 135
 136         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 137
 138         setup_mb_resource_map();
 139
 140         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 141
 142 #if CONFIG_MEM_TRAIN_SEQ == 1
 143         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 144 #endif
 145         setup_coherent_ht_domain(); // routing table and start other core0
 146
 147         wait_all_core0_started();
 148 #if CONFIG_LOGICAL_CPUS==1
 149         // It is said that we should start core1 after all core0 launched
 150         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 151          * So here need to make sure last core0 is started, esp for two way system,
 152          * (there may be apic id conflicts in that case)
 153          */
 154         start_other_cores();
 155         wait_all_other_cores_started(bsp_apicid);
 156 #endif
 157
 158         /* it will set up chains and store link pair for optimization later */
 159         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 160
 161 #if CONFIG_SET_FIDVID
 162         {
 163                 msr_t msr;
 164                 msr=rdmsr(0xc0010042);
 165                 printk(BIOS_DEBUG, "begin msr fid, vid %08x, %08x\n", msr.hi, msr.lo);
 166         }
 167         enable_fid_change();
 168         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 169         init_fidvid_bsp(bsp_apicid);
 170         // show final fid and vid
 171         {
 172                 msr_t msr;
 173                 msr=rdmsr(0xc0010042);
 174                 printk(BIOS_DEBUG, "end   msr fid, vid %08x, %08x\n", msr.hi, msr.lo);
 175         }
 176 #endif
 177
 178         init_timer(); // Need to use TMICT to synconize FID/VID
 179
 180         needs_reset |= optimize_link_coherent_ht();
 181         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 182         needs_reset |= mcp55_early_setup_x();
 183
 184         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 185         if (needs_reset) {
 186                 print_info("ht reset -\n");
 187                 soft_reset();
 188         }
 189
 190         allow_all_aps_stop(bsp_apicid);
 191
 192         //It's the time to set ctrl in sysinfo now;
 193         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 194
 195 //        enable_smbus(); /* enable in sio_setup */
 196
 197         /* all ap stopped? */
 198
 199         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 200
 201         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 202 }