src/mainboard/msi/ms9185/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2006 MSI
   9  * Written by bxshi <bingxunshi@gmail.com> for MSI.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  24  */
  25
  26 #define RAMINIT_SYSINFO 1
  27 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  28
  29 #define SET_NB_CFG_54 1
  30
  31 //used by raminit
  32 #define QRANK_DIMM_SUPPORT 1
  33
  34 //used by incoherent_ht
  35 //#define K8_ALLOCATE_IO_RANGE 1
  36
  37 //used by init_cpus and fidvid
  38 #define SET_FIDVID 1
  39 //if we want to wait for core1 done before DQS training, set it to 0
  40 #define SET_FIDVID_CORE0_ONLY 1
  41
  42 #include <stdint.h>
  43 #include <string.h>
  44 #include <device/pci_def.h>
  45 #include <device/pci_ids.h>
  46 #include <arch/io.h>
  47 #include <device/pnp_def.h>
  48 #include <arch/romcc_io.h>
  49 #include <cpu/x86/lapic.h>
  50 #include <pc80/mc146818rtc.h>
  51 #include <console/console.h>
  52
  53 #include <cpu/amd/model_fxx_rev.h>
  54 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  55 #include "northbridge/amd/amdk8/raminit.h"
  56 #include "cpu/amd/model_fxx/apic_timer.c"
  57 #include "lib/delay.c"
  58 #include <reset.h>
  59
  60 #include "cpu/x86/lapic/boot_cpu.c"
  61 #include "northbridge/amd/amdk8/reset_test.c"
  62 #include "northbridge/amd/amdk8/debug.c"
  63 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  64 #include "cpu/x86/mtrr/earlymtrr.c"
  65 #include "cpu/x86/bist.h"
  66
  67 #include "northbridge/amd/amdk8/setup_resource_map.c"
  68
  69 #define SERIAL_DEV PNP_DEV(0x2e, PC87417_SP1)
  70 #define RTC_DEV PNP_DEV(0x2e, PC87417_RTC)
  71 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  72
  73 static void memreset(int controllers, const struct mem_controller *ctrl)
  74 {
  75 }
  76
  77 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  78 {
  79 #define SMBUS_SWITCH1 0x70
  80 #define SMBUS_SWITCH2 0x72
  81         unsigned device = (ctrl->channel0[0]) >> 8;
  82         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  83         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  84 }
  85
  86 #if 0
  87 static inline void change_i2c_mux(unsigned device)
  88 {
  89 #define SMBUS_SWITCH1 0x70
  90 #define SMBUS_SWITCH2 0x72
  91         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  92         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  93 }
  94 #endif
  95
  96 static inline int spd_read_byte(unsigned device, unsigned address)
  97 {
  98         return smbus_read_byte(device, address);
  99 }
 100
 101 #include "northbridge/amd/amdk8/amdk8_f.h"
 102 #include "northbridge/amd/amdk8/incoherent_ht.c"
 103 #include "northbridge/amd/amdk8/coherent_ht.c"
 104 #include "northbridge/amd/amdk8/raminit_f.c"
 105 #include "lib/generic_sdram.c"
 106
 107  /* msi does not want the default */
 108 #include "resourcemap.c"
 109
 110 #include "cpu/amd/dualcore/dualcore.c"
 111
 112 #define RC0 (0x10<<8)
 113 #define RC1 (0x01<<8)
 114
 115 #define DIMM0 0x50
 116 #define DIMM1 0x51
 117 #define DIMM2 0x52
 118 #define DIMM3 0x53
 119 #define DIMM4 0x54
 120 #define DIMM5 0x55
 121 #define DIMM6 0x56
 122 #define DIMM7 0x57
 123
 124 #include "cpu/amd/car/post_cache_as_ram.c"
 125
 126 #include "cpu/amd/model_fxx/init_cpus.c"
 127
 128 #include "cpu/amd/model_fxx/fidvid.c"
 129
 130 #include "northbridge/amd/amdk8/early_ht.c"
 131
 132 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 133 {
 134        static const uint16_t spd_addr[] = {
 135                        //first node
 136                         RC0|DIMM0, RC0|DIMM2, RC0|DIMM4, RC0|DIMM6,
 137                         RC0|DIMM1, RC0|DIMM3, RC0|DIMM5, RC0|DIMM7,
 138                        //second node
 139                        RC1|DIMM0, RC1|DIMM2, RC1|DIMM4, RC1|DIMM6,
 140                        RC1|DIMM1, RC1|DIMM3, RC1|DIMM5, RC1|DIMM7,
 141        };
 142
 143         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 144                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 145
 146         int needs_reset;
 147         unsigned bsp_apicid = 0;
 148
 149         if (!cpu_init_detectedx && boot_cpu()) {
 150                 /* Nothing special needs to be done to find bus 0 */
 151                 /* Allow the HT devices to be found */
 152
 153                 enumerate_ht_chain();
 154
 155                 bcm5785_enable_rom();
 156
 157                 bcm5785_enable_lpc();
 158
 159                 //enable RTC
 160                 pc87417_enable_dev(RTC_DEV);
 161         }
 162
 163         if (bist == 0) {
 164                bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 165         }
 166
 167 //     post_code(0x32);
 168
 169        pc87417_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 170         uart_init();
 171         console_init();
 172
 173 //     dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 174
 175        /* Halt if there was a built in self test failure */
 176        report_bist_failure(bist);
 177
 178         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 179
 180        setup_ms9185_resource_map();
 181 #if 0
 182         dump_pci_device(PCI_DEV(0, 0x18, 0));
 183        dump_pci_device(PCI_DEV(0, 0x19, 0));
 184 #endif
 185
 186        print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 187
 188        setup_coherent_ht_domain();
 189
 190        wait_all_core0_started();
 191 #if CONFIG_LOGICAL_CPUS==1
 192         // It is said that we should start core1 after all core0 launched
 193        /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 194         * So here need to make sure last core0 is started, esp for two way system,
 195         * (there may be apic id conflicts in that case)
 196         */
 197         start_other_cores();
 198 //bx_a010-     wait_all_other_cores_started(bsp_apicid);
 199 #endif
 200
 201        /* it will set up chains and store link pair for optimization later */
 202         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 203
 204        bcm5785_early_setup();
 205
 206 #if 0
 207        //it your CPU min fid is 1G, you can change HT to 1G and FID to max one time.
 208         needs_reset = optimize_link_coherent_ht();
 209         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 210 #endif
 211
 212 #if SET_FIDVID == 1
 213
 214         {
 215                 msr_t msr;
 216                 msr=rdmsr(0xc0010042);
 217                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 218
 219         }
 220
 221        enable_fid_change();
 222
 223        enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 224
 225         init_fidvid_bsp(bsp_apicid);
 226
 227         // show final fid and vid
 228         {
 229                 msr_t msr;
 230                 msr=rdmsr(0xc0010042);
 231                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 232
 233         }
 234 #endif
 235
 236 #if 1
 237        needs_reset = optimize_link_coherent_ht();
 238        needs_reset |= optimize_link_incoherent_ht(sysinfo);
 239
 240         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 241         if (needs_reset) {
 242                 print_info("ht reset -\n");
 243                 soft_reset();
 244         }
 245 #endif
 246        allow_all_aps_stop(bsp_apicid);
 247
 248         //It's the time to set ctrl in sysinfo now;
 249        fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 250
 251        enable_smbus();
 252
 253 #if 0
 254        int i;
 255        for(i=0;i<2;i++) {
 256                activate_spd_rom(sysinfo->ctrl+i);
 257                dump_smbus_registers();
 258        }
 259 #endif
 260
 261 #if 0
 262        int i;
 263         for(i=1;i<256;i<<=1) {
 264                 change_i2c_mux(i);
 265                 dump_smbus_registers();
 266         }
 267 #endif
 268
 269        //do we need apci timer, tsc...., only debug need it for better output
 270         /* all ap stopped? */
 271 //        init_timer(); // Need to use TMICT to synconize FID/VID
 272
 273        sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 274
 275 #if 0
 276         print_pci_devices();
 277 #endif
 278
 279 #if 0
 280 //        dump_pci_devices();
 281         dump_pci_device_index_wait(PCI_DEV(0, 0x18, 2), 0x98);
 282        dump_pci_device_index_wait(PCI_DEV(0, 0x19, 2), 0x98);
 283 #endif
 284
 285        post_cache_as_ram();
 286
 287 }
 288