src/mainboard/msi/ms9185/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2006 MSI
   9  * Written by bxshi <bingxunshi@gmail.com> for MSI.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  24  */
  25
  26 #define RAMINIT_SYSINFO 1
  27
  28 #define SET_NB_CFG_54 1
  29
  30 //used by raminit
  31 #define QRANK_DIMM_SUPPORT 1
  32
  33 //used by incoherent_ht
  34 //#define K8_ALLOCATE_IO_RANGE 1
  35
  36 //used by init_cpus and fidvid
  37 #define SET_FIDVID 1
  38 //if we want to wait for core1 done before DQS training, set it to 0
  39 #define SET_FIDVID_CORE0_ONLY 1
  40
  41 #include <stdint.h>
  42 #include <string.h>
  43 #include <device/pci_def.h>
  44 #include <device/pci_ids.h>
  45 #include <arch/io.h>
  46 #include <device/pnp_def.h>
  47 #include <arch/romcc_io.h>
  48 #include <cpu/x86/lapic.h>
  49 #include <pc80/mc146818rtc.h>
  50 #include <console/console.h>
  51
  52 #include <cpu/amd/model_fxx_rev.h>
  53 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  54 #include "northbridge/amd/amdk8/raminit.h"
  55 #include "cpu/amd/model_fxx/apic_timer.c"
  56 #include "lib/delay.c"
  57 #include <reset.h>
  58
  59 #include "cpu/x86/lapic/boot_cpu.c"
  60 #include "northbridge/amd/amdk8/reset_test.c"
  61 #include "northbridge/amd/amdk8/debug.c"
  62 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  63 #include "cpu/x86/mtrr/earlymtrr.c"
  64 #include "cpu/x86/bist.h"
  65
  66 #include "northbridge/amd/amdk8/setup_resource_map.c"
  67
  68 #define SERIAL_DEV PNP_DEV(0x2e, PC87417_SP1)
  69 #define RTC_DEV PNP_DEV(0x2e, PC87417_RTC)
  70 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  71
  72 static void memreset(int controllers, const struct mem_controller *ctrl)
  73 {
  74 }
  75
  76 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  77 {
  78 #define SMBUS_SWITCH1 0x70
  79 #define SMBUS_SWITCH2 0x72
  80         unsigned device = (ctrl->channel0[0]) >> 8;
  81         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  82         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  83 }
  84
  85 #if 0
  86 static inline void change_i2c_mux(unsigned device)
  87 {
  88 #define SMBUS_SWITCH1 0x70
  89 #define SMBUS_SWITCH2 0x72
  90         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  91         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  92 }
  93 #endif
  94
  95 static inline int spd_read_byte(unsigned device, unsigned address)
  96 {
  97         return smbus_read_byte(device, address);
  98 }
  99
 100 #include "northbridge/amd/amdk8/amdk8_f.h"
 101 #include "northbridge/amd/amdk8/incoherent_ht.c"
 102 #include "northbridge/amd/amdk8/coherent_ht.c"
 103 #include "northbridge/amd/amdk8/raminit_f.c"
 104 #include "lib/generic_sdram.c"
 105
 106  /* msi does not want the default */
 107 #include "resourcemap.c"
 108
 109 #include "cpu/amd/dualcore/dualcore.c"
 110
 111 #define RC0 (0x10<<8)
 112 #define RC1 (0x01<<8)
 113
 114 #define DIMM0 0x50
 115 #define DIMM1 0x51
 116 #define DIMM2 0x52
 117 #define DIMM3 0x53
 118 #define DIMM4 0x54
 119 #define DIMM5 0x55
 120 #define DIMM6 0x56
 121 #define DIMM7 0x57
 122
 123 #include "cpu/amd/car/post_cache_as_ram.c"
 124
 125 #include "cpu/amd/model_fxx/init_cpus.c"
 126
 127 #include "cpu/amd/model_fxx/fidvid.c"
 128
 129 #include "northbridge/amd/amdk8/early_ht.c"
 130
 131 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 132 {
 133        static const uint16_t spd_addr[] = {
 134                        //first node
 135                         RC0|DIMM0, RC0|DIMM2, RC0|DIMM4, RC0|DIMM6,
 136                         RC0|DIMM1, RC0|DIMM3, RC0|DIMM5, RC0|DIMM7,
 137                        //second node
 138                        RC1|DIMM0, RC1|DIMM2, RC1|DIMM4, RC1|DIMM6,
 139                        RC1|DIMM1, RC1|DIMM3, RC1|DIMM5, RC1|DIMM7,
 140        };
 141
 142         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 143                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 144
 145         int needs_reset;
 146         unsigned bsp_apicid = 0;
 147
 148         if (!cpu_init_detectedx && boot_cpu()) {
 149                 /* Nothing special needs to be done to find bus 0 */
 150                 /* Allow the HT devices to be found */
 151
 152                 enumerate_ht_chain();
 153
 154                 bcm5785_enable_rom();
 155
 156                 bcm5785_enable_lpc();
 157
 158                 //enable RTC
 159                 pc87417_enable_dev(RTC_DEV);
 160         }
 161
 162         if (bist == 0) {
 163                bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 164         }
 165
 166 //     post_code(0x32);
 167
 168        pc87417_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 169         uart_init();
 170         console_init();
 171
 172 //     dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 173
 174        /* Halt if there was a built in self test failure */
 175        report_bist_failure(bist);
 176
 177         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 178
 179        setup_ms9185_resource_map();
 180 #if 0
 181         dump_pci_device(PCI_DEV(0, 0x18, 0));
 182        dump_pci_device(PCI_DEV(0, 0x19, 0));
 183 #endif
 184
 185        print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 186
 187        setup_coherent_ht_domain();
 188
 189        wait_all_core0_started();
 190 #if CONFIG_LOGICAL_CPUS==1
 191         // It is said that we should start core1 after all core0 launched
 192        /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 193         * So here need to make sure last core0 is started, esp for two way system,
 194         * (there may be apic id conflicts in that case)
 195         */
 196         start_other_cores();
 197 //bx_a010-     wait_all_other_cores_started(bsp_apicid);
 198 #endif
 199
 200        /* it will set up chains and store link pair for optimization later */
 201         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 202
 203        bcm5785_early_setup();
 204
 205 #if 0
 206        //it your CPU min fid is 1G, you can change HT to 1G and FID to max one time.
 207         needs_reset = optimize_link_coherent_ht();
 208         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 209 #endif
 210
 211 #if SET_FIDVID == 1
 212
 213         {
 214                 msr_t msr;
 215                 msr=rdmsr(0xc0010042);
 216                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 217
 218         }
 219
 220        enable_fid_change();
 221
 222        enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 223
 224         init_fidvid_bsp(bsp_apicid);
 225
 226         // show final fid and vid
 227         {
 228                 msr_t msr;
 229                 msr=rdmsr(0xc0010042);
 230                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 231
 232         }
 233 #endif
 234
 235 #if 1
 236        needs_reset = optimize_link_coherent_ht();
 237        needs_reset |= optimize_link_incoherent_ht(sysinfo);
 238
 239         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 240         if (needs_reset) {
 241                 print_info("ht reset -\n");
 242                 soft_reset();
 243         }
 244 #endif
 245        allow_all_aps_stop(bsp_apicid);
 246
 247         //It's the time to set ctrl in sysinfo now;
 248        fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 249
 250        enable_smbus();
 251
 252 #if 0
 253        int i;
 254        for(i=0;i<2;i++) {
 255                activate_spd_rom(sysinfo->ctrl+i);
 256                dump_smbus_registers();
 257        }
 258 #endif
 259
 260 #if 0
 261        int i;
 262         for(i=1;i<256;i<<=1) {
 263                 change_i2c_mux(i);
 264                 dump_smbus_registers();
 265         }
 266 #endif
 267
 268        //do we need apci timer, tsc...., only debug need it for better output
 269         /* all ap stopped? */
 270 //        init_timer(); // Need to use TMICT to synconize FID/VID
 271
 272        sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 273
 274 #if 0
 275         print_pci_devices();
 276 #endif
 277
 278 #if 0
 279 //        dump_pci_devices();
 280         dump_pci_device_index_wait(PCI_DEV(0, 0x18, 2), 0x98);
 281        dump_pci_device_index_wait(PCI_DEV(0, 0x19, 2), 0x98);
 282 #endif
 283
 284        post_cache_as_ram();
 285
 286 }
 287