src/mainboard/msi/ms9185/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2006 AMD
   5 ## Written by Yinghai Lu <yinghailu@gmail.com> for AMD.
   6 ##
   7 ## Copyright (C) 2006 MSI
   8 ## Written by bxshi <bingxunshi@gmail.com> for MSI.
   9 ##
  10 ## This program is free software; you can redistribute it and/or modify
  11 ## it under the terms of the GNU General Public License as published by
  12 ## the Free Software Foundation; either version 2 of the License, or
  13 ## (at your option) any later version.
  14 ##
  15 ## This program is distributed in the hope that it will be useful,
  16 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  17 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18 ## GNU General Public License for more details.
  19 ##
  20 ## You should have received a copy of the GNU General Public License
  21 ## along with this program; if not, write to the Free Software
  22 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23 ##
  24
  25 uses HAVE_MP_TABLE
  26 uses CONFIG_CBFS
  27 uses HAVE_PIRQ_TABLE
  28 uses HAVE_ACPI_TABLES
  29 uses HAVE_ACPI_RESUME
  30 uses ACPI_SSDTX_NUM
  31 uses USE_FALLBACK_IMAGE
  32 uses HAVE_FALLBACK_BOOT
  33 uses HAVE_HARD_RESET
  34 uses IRQ_SLOT_COUNT
  35 uses HAVE_OPTION_TABLE
  36 uses CONFIG_MAX_CPUS
  37 uses CONFIG_MAX_PHYSICAL_CPUS
  38 uses CONFIG_LOGICAL_CPUS
  39 uses CONFIG_IOAPIC
  40 uses CONFIG_SMP
  41 uses FALLBACK_SIZE
  42 uses ROM_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_IMAGE_SIZE
  45 uses ROM_SECTION_SIZE
  46 uses ROM_SECTION_OFFSET
  47 uses CONFIG_ROM_PAYLOAD
  48 uses CONFIG_ROM_PAYLOAD_START
  49 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  50 uses CONFIG_PRECOMPRESSED_PAYLOAD
  51 uses PAYLOAD_SIZE
  52 uses _ROMBASE
  53 uses XIP_ROM_SIZE
  54 uses XIP_ROM_BASE
  55 uses STACK_SIZE
  56 uses HEAP_SIZE
  57 uses USE_OPTION_TABLE
  58 uses LB_CKS_RANGE_START
  59 uses LB_CKS_RANGE_END
  60 uses LB_CKS_LOC
  61 uses MAINBOARD_PART_NUMBER
  62 uses MAINBOARD_VENDOR
  63 uses MAINBOARD
  64 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  65 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  66 uses COREBOOT_EXTRA_VERSION
  67 uses _RAMBASE
  68 uses TTYS0_BAUD
  69 uses TTYS0_BASE
  70 uses TTYS0_LCS
  71 uses DEFAULT_CONSOLE_LOGLEVEL
  72 uses MAXIMUM_CONSOLE_LOGLEVEL
  73 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  74 uses CONFIG_CONSOLE_SERIAL8250
  75 uses HAVE_INIT_TIMER
  76 uses CONFIG_GDB_STUB
  77 uses CONFIG_GDB_STUB
  78 uses CROSS_COMPILE
  79 uses CC
  80 uses HOSTCC
  81 uses OBJCOPY
  82 uses CONFIG_CONSOLE_VGA
  83 uses CONFIG_PCI_ROM_RUN
  84 uses HW_MEM_HOLE_SIZEK
  85 uses HW_MEM_HOLE_SIZE_AUTO_INC
  86 uses K8_HT_FREQ_1G_SUPPORT
  87
  88 uses HT_CHAIN_UNITID_BASE
  89 uses HT_CHAIN_END_UNITID_BASE
  90 uses SB_HT_CHAIN_ON_BUS0
  91 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  92
  93 uses USE_DCACHE_RAM
  94 uses DCACHE_RAM_BASE
  95 uses DCACHE_RAM_SIZE
  96 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  97 uses CONFIG_USE_INIT
  98
  99 uses SERIAL_CPU_INIT
 100
 101 uses ENABLE_APIC_EXT_ID
 102 uses APIC_ID_OFFSET
 103 uses LIFT_BSP_APIC_ID
 104
 105 uses CONFIG_PCI_64BIT_PREF_MEM
 106
 107 uses CONFIG_LB_MEM_TOPK
 108 uses CONFIG_USE_PRINTK_IN_CAR
 109
 110 ###
 111 ### Build options
 112 ###
 113
 114 ##
 115 ## ROM_SIZE is the size of boot ROM that this board will use.
 116 ##
 117 default ROM_SIZE=524288
 118
 119 ##
 120 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 121 ##
 122 #default FALLBACK_SIZE=131072
 123 #256K
 124 default FALLBACK_SIZE=0x40000
 125
 126 #more 1M for pgtbl
 127 default CONFIG_LB_MEM_TOPK=2048
 128
 129 ##
 130 ## Build code for the fallback boot
 131 ##
 132 default HAVE_FALLBACK_BOOT=1
 133
 134 ##
 135 ## Build code to reset the motherboard from coreboot
 136 ##
 137 default HAVE_HARD_RESET=1
 138
 139 ##
 140 ## Build code to export a programmable irq routing table
 141 ##
 142 default HAVE_PIRQ_TABLE=1
 143 default IRQ_SLOT_COUNT=11
 144
 145 ##
 146 ## Build code to export an x86 MP table
 147 ## Useful for specifying IRQ routing values
 148 ##
 149 default HAVE_MP_TABLE=1
 150
 151 ## ACPI tables will be included
 152 #default HAVE_ACPI_TABLES=1
 153 ## extra SSDT num
 154 #default ACPI_SSDTX_NUM=1
 155
 156 ##
 157 ## Build code to export a CMOS option table
 158 ##
 159 default HAVE_OPTION_TABLE=1
 160
 161 ##
 162 ## Move the default coreboot cmos range off of AMD RTC registers
 163 ##
 164 default LB_CKS_RANGE_START=49
 165 default LB_CKS_RANGE_END=122
 166 default LB_CKS_LOC=123
 167
 168 ##
 169 ## Build code for SMP support
 170 ## Only worry about 2 micro processors
 171 ##
 172 default CONFIG_SMP=1
 173 default CONFIG_MAX_CPUS=4
 174 default CONFIG_MAX_PHYSICAL_CPUS=2
 175 default CONFIG_LOGICAL_CPUS=1
 176
 177 default SERIAL_CPU_INIT=0
 178
 179 default ENABLE_APIC_EXT_ID=0
 180 default APIC_ID_OFFSET=0x8
 181 default LIFT_BSP_APIC_ID=1
 182
 183 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 184 #2G
 185 #default HW_MEM_HOLE_SIZEK=0x200000
 186 #1G
 187 default HW_MEM_HOLE_SIZEK=0x100000
 188 #512M
 189 #default HW_MEM_HOLE_SIZEK=0x80000
 190
 191 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 192 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 193
 194 #Opteron K8 1G HT Support
 195 default K8_HT_FREQ_1G_SUPPORT=1
 196
 197 #VGA Console
 198 default CONFIG_CONSOLE_VGA=1
 199 default CONFIG_PCI_ROM_RUN=1
 200
 201 #HT Unit ID offset, default is 1, the typical one
 202 default HT_CHAIN_UNITID_BASE=0x06
 203
 204 #real SB Unit ID, default is 0x20, mean dont touch it at last
 205 default HT_CHAIN_END_UNITID_BASE=0x01
 206
 207 #make the SB HT chain on bus 0, default is not (0)
 208 default SB_HT_CHAIN_ON_BUS0=2
 209
 210 #only offset for SB chain?, default is yes(1)
 211 #default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 212
 213 #allow capable device use that above 4G
 214 #default CONFIG_PCI_64BIT_PREF_MEM=1
 215
 216 ##
 217 ## enable CACHE_AS_RAM specifics
 218 ##
 219 default USE_DCACHE_RAM=1
 220 default DCACHE_RAM_BASE=0xcc000
 221 default DCACHE_RAM_SIZE=0x04000
 222 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 223 default CONFIG_USE_INIT=0\r
 224
 225 ##
 226 ## Build code to setup a generic IOAPIC
 227 ##
 228 default CONFIG_IOAPIC=1
 229
 230 ##
 231 ## Clean up the motherboard id strings
 232 ##
 233 default MAINBOARD_PART_NUMBER="MS9185"
 234 default MAINBOARD_VENDOR="MSI"
 235 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 236 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 237
 238 ###
 239 ### coreboot layout values
 240 ###
 241
 242 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 243 default ROM_IMAGE_SIZE = 65536
 244
 245 ##
 246 ## Use a small 8K stack
 247 ##
 248 default STACK_SIZE=0x2000
 249
 250 ##
 251 ## Use a small 32K heap
 252 ##
 253 default HEAP_SIZE=0x8000
 254
 255 ##
 256 ## Only use the option table in a normal image
 257 ##
 258 default USE_OPTION_TABLE = !USE_FALLBACK_IMAGE
 259
 260 ##
 261 ## Coreboot C code runs at this location in RAM
 262 ##
 263 default _RAMBASE=0x00100000
 264
 265 ##
 266 ## Load the payload from the ROM
 267 ##
 268 default CONFIG_ROM_PAYLOAD = 1
 269
 270 ###
 271 ### Defaults of options that you may want to override in the target config file
 272 ###
 273
 274 ##
 275 ## The default compiler
 276 ##
 277 default CC="$(CROSS_COMPILE)gcc -m32"
 278 default HOSTCC="gcc"
 279
 280 ##
 281 ## Disable the gdb stub by default
 282 ##
 283 default CONFIG_GDB_STUB=0
 284
 285 ##
 286 ## The Serial Console
 287 ##
 288 default CONFIG_USE_PRINTK_IN_CAR=1
 289
 290 # To Enable the Serial Console
 291 default CONFIG_CONSOLE_SERIAL8250=1
 292
 293 ## Select the serial console baud rate
 294 default TTYS0_BAUD=115200
 295 #default TTYS0_BAUD=57600
 296 #default TTYS0_BAUD=38400
 297 #default TTYS0_BAUD=19200
 298 #default TTYS0_BAUD=9600
 299 #default TTYS0_BAUD=4800
 300 #default TTYS0_BAUD=2400
 301 #default TTYS0_BAUD=1200
 302
 303 # Select the serial console base port
 304 default TTYS0_BASE=0x3f8
 305
 306 # Select the serial protocol
 307 # This defaults to 8 data bits, 1 stop bit, and no parity
 308 default TTYS0_LCS=0x3
 309
 310 ##
 311 ### Select the coreboot loglevel
 312 ##
 313 ## EMERG      1   system is unusable
 314 ## ALERT      2   action must be taken immediately
 315 ## CRIT       3   critical conditions
 316 ## ERR        4   error conditions
 317 ## WARNING    5   warning conditions
 318 ## NOTICE     6   normal but significant condition
 319 ## INFO       7   informational
 320 ## DEBUG      8   debug-level messages
 321 ## SPEW       9   Way too many details
 322
 323 ## Request this level of debugging output
 324 default  DEFAULT_CONSOLE_LOGLEVEL=8
 325 ## At a maximum only compile in this level of debugging
 326 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 327
 328 ##
 329 ## Select power on after power fail setting
 330 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 331
 332 ### End Options.lb
 333 #
 334 # CBFS
 335 #
 336 #
 337 default CONFIG_CBFS=0
 338 end