src/mainboard/msi/ms9185/Config.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2006 AMD
   5 ## Written by Yinghai Lu <yinghailu@gmail.com> for AMD.
   6 ##
   7 ## Copyright (C) 2006 MSI
   8 ## Written by bxshi <bingxunshi@gmail.com> for MSI.
   9 ##
  10 ## This program is free software; you can redistribute it and/or modify
  11 ## it under the terms of the GNU General Public License as published by
  12 ## the Free Software Foundation; either version 2 of the License, or
  13 ## (at your option) any later version.
  14 ##
  15 ## This program is distributed in the hope that it will be useful,
  16 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  17 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18 ## GNU General Public License for more details.
  19 ##
  20 ## You should have received a copy of the GNU General Public License
  21 ## along with this program; if not, write to the Free Software
  22 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23 ##
  24
  25 ##
  26 ## Compute the location and size of where this firmware image
  27 ## (coreboot plus bootloader) will live in the boot rom chip.
  28 ##
  29 if USE_FALLBACK_IMAGE
  30        default ROM_SECTION_SIZE   = FALLBACK_SIZE
  31        default ROM_SECTION_OFFSET = ( ROM_SIZE - FALLBACK_SIZE )
  32 else
  33        default ROM_SECTION_SIZE   = ( ROM_SIZE - FALLBACK_SIZE )
  34        default ROM_SECTION_OFFSET = 0
  35 end
  36
  37 ##
  38 ## Compute the start location and size size of
  39 ## The coreboot bootloader.
  40 ##
  41 default PAYLOAD_SIZE            = ( ROM_SECTION_SIZE - ROM_IMAGE_SIZE )
  42 default CONFIG_ROM_PAYLOAD_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  43
  44 ##
  45 ## Compute where this copy of coreboot will start in the boot rom
  46 ##
  47 default _ROMBASE      = ( CONFIG_ROM_PAYLOAD_START + PAYLOAD_SIZE )
  48
  49 ##
  50 ## Compute a range of ROM that can cached to speed up coreboot,
  51 ## execution speed.
  52 ##
  53 ## XIP_ROM_SIZE must be a power of 2.
  54 ## XIP_ROM_BASE must be a multiple of XIP_ROM_SIZE
  55 ##
  56 default XIP_ROM_SIZE=65536
  57 default XIP_ROM_BASE = ( _ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE )
  58
  59 arch i386 end
  60
  61 ##
  62 ## Build the objects we have code for in this directory.
  63 ##
  64
  65 driver mainboard.o
  66
  67 #dir /drivers/si/3114
  68
  69 #needed by irq_tables and mptable and acpi_tables
  70 object get_bus_conf.o
  71
  72 if HAVE_MP_TABLE
  73        object mptable.o
  74 end
  75
  76 if HAVE_PIRQ_TABLE
  77        object irq_tables.o
  78 end
  79
  80 if USE_DCACHE_RAM
  81
  82        if CONFIG_USE_INIT
  83                # compile cache_as_ram.c to auto.o
  84                makerule ./cache_as_ram_auto.o
  85                        depends "$(MAINBOARD)/cache_as_ram_auto.c option_table.h"
  86                        action "$(CC) $(DISTRO_CFLAGS) -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/cache_as_ram_auto.c -Os -nostdinc -nostdlib -fno-builtin -Wall -c -o $@"
  87                end
  88
  89        else
  90                #compile cache_as_ram.c to auto.inc
  91                makerule ./cache_as_ram_auto.inc
  92                        depends "$(MAINBOARD)/cache_as_ram_auto.c option_table.h"
  93                        action "$(CC) $(DISTRO_CFLAGS) -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/cache_as_ram_auto.c -Os -nostdinc -nostdlib -fno-builtin -Wall $(DEBUG_CFLAGS) -c -S -o $@"
  94                        action "perl -e 's/\.rodata/.rom.data/g' -pi $@"
  95                        action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
  96                end
  97
  98        end
  99 end
 100 ##
 101 ## Build our 16 bit and 32 bit coreboot entry code
 102 ##
 103
 104 if USE_FALLBACK_IMAGE
 105        mainboardinit cpu/x86/16bit/entry16.inc
 106        ldscript /cpu/x86/16bit/entry16.lds
 107 end
 108
 109 mainboardinit cpu/x86/32bit/entry32.inc
 110 if USE_DCACHE_RAM
 111         if CONFIG_USE_INIT
 112                 ldscript /cpu/x86/32bit/entry32.lds
 113         end
 114
 115         if CONFIG_USE_INIT
 116                 ldscript /cpu/amd/car/cache_as_ram.lds
 117         end
 118 end
 119
 120 ##
 121 ## Build our reset vector (This is where coreboot is entered)
 122 ##
 123 if USE_FALLBACK_IMAGE
 124        mainboardinit cpu/x86/16bit/reset16.inc
 125        ldscript /cpu/x86/16bit/reset16.lds
 126 else
 127        mainboardinit cpu/x86/32bit/reset32.inc
 128        ldscript /cpu/x86/32bit/reset32.lds
 129 end
 130
 131 ##
 132 ## Include an id string (For safe flashing)
 133 ##
 134 mainboardinit arch/i386/lib/id.inc
 135 ldscript /arch/i386/lib/id.lds
 136
 137 if USE_DCACHE_RAM
 138        ##
 139        ## Setup Cache-As-Ram
 140        ##
 141        mainboardinit cpu/amd/car/cache_as_ram.inc
 142 end
 143
 144 ###
 145 ### This is the early phase of coreboot startup
 146 ### Things are delicate and we test to see if we should
 147 ### failover to another image.
 148 ###
 149 if USE_FALLBACK_IMAGE
 150        if USE_DCACHE_RAM
 151                ldscript /arch/i386/lib/failover.lds
 152        end
 153 end
 154
 155 ###
 156 ### O.k. We aren't just an intermediary anymore!
 157 ###
 158
 159 ##
 160 ## Setup RAM
 161 ##
 162 if USE_DCACHE_RAM
 163
 164        if CONFIG_USE_INIT
 165                initobject cache_as_ram_auto.o
 166        else
 167                mainboardinit ./cache_as_ram_auto.inc
 168        end
 169
 170 end
 171
 172 ##
 173 ## Include the secondary Configuration files
 174 ##
 175 config chip.h
 176
 177 # sample config for amd/serengeti_cheetah
 178 chip northbridge/amd/amdk8/root_complex
 179         device apic_cluster 0 on
 180                 chip cpu/amd/socket_F
 181                         device apic 0 on end
 182                 end
 183         end
 184        device pci_domain 0 on
 185                chip northbridge/amd/amdk8
 186                        device pci 18.0 on end
 187                        device pci 18.0 on end
 188                        device pci 18.0 on #  northbridge
 189                               #  devices on link 0
 190                                 chip southbridge/broadcom/bcm5780 # HT2000
 191                                         device pci 0.0 on end   # PXB 1 0x0130
 192                                         device pci 1.0 on       # PXB 2 0x0130
 193                                                 device pci 4.0 on end # GB E 0x1668 vid = 0x14e4
 194                                                 device pci 4.1 on end # GB E 0x1669 vid = 0x14e4
 195                                         end
 196                                         device pci 2.0 on end # PCI E 1  #0x0132
 197                                        device pci 3.0 on end # PCI E 2
 198                                        device pci 4.0 on end # PCI E 3
 199                                        device pci 5.0 on end # PCI E 4
 200                                 end
 201                                 chip southbridge/broadcom/bcm5785 # HT1000
 202                                         device pci 0.0 on  # HT PXB  0x0036
 203                                                 device pci d.0 on end # PPBX 0x0104
 204                                                 device pci e.0 on end # SATA 0x024a
 205                                                 device pci e.1 on end # SATA 0x024a bx_a001
 206                                                 device pci e.2 on end # SATA 0x024a bx_a001
 207                                                 device pci e.3 on end # SATA 0x024a bx_a001
 208                                         end
 209                                         device pci 1.0 on # Legacy  pci main  0x0205
 210                                        end
 211                                         device pci 1.1 on end # IDE        0x0214
 212                                         device pci 1.2 on     # LPC        0x0234
 213                                                 chip superio/nsc/pc87417
 214                                                         device  pnp 2e.0 off  # Floppy
 215                                                                  io 0x60 = 0x3f0
 216                                                                 irq 0x70 = 6
 217                                                                 drq 0x74 = 2
 218                                                         end
 219                                                         device pnp 2e.1 off  # Parallel Port
 220                                                                  io 0x60 = 0x378
 221                                                                 irq 0x70 = 7
 222                                                         end
 223                                                         device pnp 2e.2 off # Com 2
 224                                                                  io 0x60 = 0x2f8
 225                                                                 irq 0x70 = 3
 226                                                         end
 227                                                         device pnp 2e.3 on  # Com 1
 228                                                                  io 0x60 = 0x3f8
 229                                                                 irq 0x70 = 4
 230                                                         end
 231                                                         device pnp 2e.4 off end # SWC
 232                                                         device pnp 2e.5 off end # Mouse
 233                                                         device pnp 2e.6 on  # Keyboard
 234                                                                  io 0x60 = 0x60
 235                                                                  io 0x62 = 0x64
 236                                                                 irq 0x70 = 1
 237                                                         end
 238                                                         device pnp 2e.7 off end # GPIO
 239                                                         device pnp 2e.f off end # XBUS
 240                                                         device pnp 2e.10 on #RTC
 241                                                                 io 0x60 = 0x70
 242                                                                 io 0x62 = 0x72
 243                                                        end
 244                                                 end
 245                                         end
 246                                         device pci 1.3 on end # WDTimer    0x0238
 247                                         device pci 1.4 on end # XIOAPIC0   0x0235
 248                                         device pci 1.5 on end # XIOAPIC1
 249                                         device pci 1.6 on end # XIOAPIC2
 250                                         device pci 2.0 on end # USB        0x0223
 251                                         device pci 2.1 on end # USB
 252                                         device pci 2.2 on end # USB
 253                                         #when HT_CHAIN_END_UNITID_BASE (0,1) < HT_CHAIN_UNITID_BASE (6,,,,),
 254                                         chip drivers/pci/onboard
 255                                               device pci 3.0 on end # it is in bcm5785_0 bus, but the device id can not be changed even unitid is changed, fake one to get the rom_address
 256                                                                     # if HT_CHAIN_END_UNITID_BASE=0, it is 4, if HT_CHAIN_END_UNITID_BASE=1, it is 3
 257                                               register "rom_address" = "0xfff80000"
 258                                         end
 259                                        #bx_a013+ start
 260                                        #chip drivers/pci/onboard    #SATA2
 261                                        #       device pci 5.0 on end
 262                                        #       device pci 5.1 on end
 263                                        #       device pci 5.2 on end
 264                                        #       device pci 5.3 on end
 265                                        #end
 266                                        #bx_a013+ end
 267
 268                                 end
 269                                         #when HT_CHAIN_END_UNITID_BASE > HT_CHAIN_UNITID_BASE (6, ,,,,)
 270 #                                        chip drivers/pci/onboard
 271 #                                              device pci 0.0 on end # fake, will be disabled
 272 #                                        end
 273 #                                        chip drivers/pci/onboard
 274 #                                              device pci 4.0 on end # it is in bcm5785_0 bus, but the device id can not be changed even unitid is changed
 275 #                                              register "rom_address" = "0xfff80000"
 276 #                                        end
 277
 278                        end #  device pci 18.0
 279                        device pci 18.1 on end
 280                        device pci 18.2 on end
 281                        device pci 18.3 on end
 282                end # amdk8
 283        end #pci_domain
 284 #        chip drivers/generic/debug
 285 #              device pnp 0.0 off end # chip name
 286 #                device pnp 0.1 on end # pci_regs_all
 287 #                device pnp 0.2 off end # mem
 288 #                device pnp 0.3 off end # cpuid
 289 #                device pnp 0.4 off end # smbus_regs_all
 290 #                device pnp 0.5 off end # dual core msr
 291 #                device pnp 0.6 off end # cache size
 292 #                device pnp 0.7 off end # tsc
 293 #       end
 294
 295 end
 296
 297