src/mainboard/kontron/986lcd-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <lib.h>
  25 #include <arch/io.h>
  26 #include <arch/romcc_io.h>
  27 #include <device/pci_def.h>
  28 #include <device/pnp_def.h>
  29 #include <cpu/x86/lapic.h>
  30 #include <usbdebug.h>
  31 #include "superio/winbond/w83627thg/w83627thg.h"
  32 #include <pc80/mc146818rtc.h>
  33 #include "option_table.h"
  34 #include <console/console.h>
  35 #include <cpu/x86/bist.h>
  36 #include "superio/winbond/w83627thg/w83627thg_early_serial.c"
  37 #include "northbridge/intel/i945/i945.h"
  38 #include "northbridge/intel/i945/raminit.h"
  39 #include "southbridge/intel/i82801gx/i82801gx.h"
  40
  41 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  42
  43 void setup_ich7_gpios(void)
  44 {
  45         printk(BIOS_DEBUG, " GPIOS...");
  46         /* General Registers */
  47         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  48         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  49         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  50         /* Output Control Registers */
  51         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  52         /* Input Control Registers */
  53         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  54         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  55         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  56         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  57 }
  58
  59 static void ich7_enable_lpc(void)
  60 {
  61         // Enable Serial IRQ
  62         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  63         // Set COM1/COM2 decode range
  64         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  65         // Enable COM1/COM2/KBD/SuperIO1+2
  66         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
  67         // Enable HWM at 0xa00
  68         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0a01);
  69         // COM3 decode
  70         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x000403e9);
  71         // COM4 decode
  72         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x000402e9);
  73         // io 0x300 decode
  74         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
  75 }
  76
  77 /* This box has two superios, so enabling serial becomes slightly excessive.
  78  * We disable a lot of stuff to make sure that there are no conflicts between
  79  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  80  * but safe anyways" method.
  81  */
  82 static void early_superio_config_w83627thg(void)
  83 {
  84         device_t dev;
  85
  86         dev=PNP_DEV(0x2e, W83627THG_SP1);
  87         pnp_enter_ext_func_mode(dev);
  88
  89         pnp_write_config(dev, 0x24, 0xc6); // PNPCSV
  90
  91         pnp_write_config(dev, 0x29, 0x43); // GPIO settings
  92         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings
  93
  94         dev=PNP_DEV(0x2e, W83627THG_SP1);
  95         pnp_set_logical_device(dev);
  96         pnp_set_enable(dev, 0);
  97         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
  98         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
  99         pnp_set_enable(dev, 1);
 100
 101         dev=PNP_DEV(0x2e, W83627THG_SP2);
 102         pnp_set_logical_device(dev);
 103         pnp_set_enable(dev, 0);
 104         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 105         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 106         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 107         pnp_set_enable(dev, 1);
 108
 109         dev=PNP_DEV(0x2e, W83627THG_KBC);
 110         pnp_set_logical_device(dev);
 111         pnp_set_enable(dev, 0);
 112         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 113         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 114         // pnp_write_config(dev, 0xf0, 0x82);
 115         pnp_set_enable(dev, 1);
 116
 117         dev=PNP_DEV(0x2e, W83627THG_GAME_MIDI_GPIO1);
 118         pnp_set_logical_device(dev);
 119         pnp_set_enable(dev, 0);
 120         pnp_write_config(dev, 0xf5, 0xff); // invert all GPIOs
 121         pnp_set_enable(dev, 1);
 122
 123         dev=PNP_DEV(0x2e, W83627THG_GPIO2);
 124         pnp_set_logical_device(dev);
 125         pnp_set_enable(dev, 1); // Just enable it
 126
 127         dev=PNP_DEV(0x2e, W83627THG_GPIO3);
 128         pnp_set_logical_device(dev);
 129         pnp_set_enable(dev, 0);
 130         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 131         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 132         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 133
 134         dev=PNP_DEV(0x2e, W83627THG_FDC);
 135         pnp_set_logical_device(dev);
 136         pnp_set_enable(dev, 0);
 137
 138         dev=PNP_DEV(0x2e, W83627THG_PP);
 139         pnp_set_logical_device(dev);
 140         pnp_set_enable(dev, 0);
 141
 142         /* Enable HWM */
 143         dev=PNP_DEV(0x2e, W83627THG_HWM);
 144         pnp_set_logical_device(dev);
 145         pnp_set_enable(dev, 0);
 146         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 147         pnp_set_enable(dev, 1);
 148
 149         pnp_exit_ext_func_mode(dev);
 150
 151         dev=PNP_DEV(0x4e, W83627THG_SP1);
 152         pnp_enter_ext_func_mode(dev);
 153
 154         pnp_set_logical_device(dev); // Set COM3 to sane non-conflicting values
 155         pnp_set_enable(dev, 0);
 156         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3e8);
 157         pnp_set_irq(dev, PNP_IDX_IRQ0, 11);
 158         pnp_set_enable(dev, 1);
 159
 160         dev=PNP_DEV(0x4e, W83627THG_SP2);
 161         pnp_set_logical_device(dev); // Set COM4 to sane non-conflicting values
 162         pnp_set_enable(dev, 0);
 163         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2e8);
 164         pnp_set_irq(dev, PNP_IDX_IRQ0, 10);
 165         pnp_set_enable(dev, 1);
 166
 167         dev=PNP_DEV(0x4e, W83627THG_FDC);
 168         pnp_set_logical_device(dev);
 169         pnp_set_enable(dev, 0);
 170
 171         dev=PNP_DEV(0x4e, W83627THG_PP);
 172         pnp_set_logical_device(dev);
 173         pnp_set_enable(dev, 0);
 174
 175         dev=PNP_DEV(0x4e, W83627THG_KBC);
 176         pnp_set_logical_device(dev);
 177         pnp_set_enable(dev, 0);
 178         pnp_set_iobase(dev, PNP_IDX_IO0, 0x00);
 179         pnp_set_iobase(dev, PNP_IDX_IO1, 0x00);
 180
 181         pnp_exit_ext_func_mode(dev);
 182 }
 183
 184 static void rcba_config(void)
 185 {
 186         u32 reg32;
 187
 188         /* Set up virtual channel 0 */
 189         //RCBA32(0x0014) = 0x80000001;
 190         //RCBA32(0x001c) = 0x03128010;
 191
 192         /* Device 1f interrupt pin register */
 193         RCBA32(0x3100) = 0x00042210;
 194         /* Device 1d interrupt pin register */
 195         RCBA32(0x310c) = 0x00214321;
 196
 197         /* dev irq route register */
 198         RCBA16(0x3140) = 0x0132;
 199         RCBA16(0x3142) = 0x3241;
 200         RCBA16(0x3144) = 0x0237;
 201         RCBA16(0x3146) = 0x3210;
 202         RCBA16(0x3148) = 0x3210;
 203
 204         /* Enable IOAPIC */
 205         RCBA8(0x31ff) = 0x03;
 206
 207         /* Enable upper 128bytes of CMOS */
 208         RCBA32(0x3400) = (1 << 2);
 209
 210         /* Now, this is a bit ugly. As per PCI specification, function 0 of a
 211          * device always has to be implemented. So disabling ethernet port 1
 212          * would essentially disable all three ethernet ports of the mainboard.
 213          * It's possible to rename the ports to achieve compatibility to the
 214          * PCI spec but this will confuse all (static!) tables containing
 215          * interrupt routing information.
 216          * To avoid this, we enable (unused) port 6 and swap it with port 1
 217          * in the case that ethernet port 1 is disabled. Since no devices
 218          * are connected to that port, we don't have to worry about interrupt
 219          * routing.
 220          */
 221         int port_shuffle = 0;
 222
 223         /* Disable unused devices */
 224         reg32 = FD_ACMOD|FD_ACAUD|FD_PATA;
 225         reg32 |= FD_PCIE6|FD_PCIE5|FD_PCIE4;
 226
 227         if (read_option(CMOS_VSTART_ethernet1, CMOS_VLEN_ethernet1, 0) != 0) {
 228                 printk(BIOS_DEBUG, "Disabling ethernet adapter 1.\n");
 229                 reg32 |= FD_PCIE1;
 230         }
 231         if (read_option(CMOS_VSTART_ethernet2, CMOS_VLEN_ethernet2, 0) != 0) {
 232                 printk(BIOS_DEBUG, "Disabling ethernet adapter 2.\n");
 233                 reg32 |= FD_PCIE2;
 234         } else {
 235                 if (reg32 & FD_PCIE1)
 236                         port_shuffle = 1;
 237         }
 238         if (read_option(CMOS_VSTART_ethernet3, CMOS_VLEN_ethernet3, 0) != 0) {
 239                 printk(BIOS_DEBUG, "Disabling ethernet adapter 3.\n");
 240                 reg32 |= FD_PCIE3;
 241         } else {
 242                 if (reg32 & FD_PCIE1)
 243                         port_shuffle = 1;
 244         }
 245
 246         if (port_shuffle) {
 247                 /* Enable PCIE6 again */
 248                 reg32 &= ~FD_PCIE6;
 249                 /* Swap PCIE6 and PCIE1 */
 250                 RCBA32(RPFN) = 0x00043215;
 251         }
 252
 253         reg32 |= 1;
 254
 255         RCBA32(0x3418) = reg32;
 256
 257         /* Enable PCIe Root Port Clock Gate */
 258         // RCBA32(0x341c) = 0x00000001;
 259 }
 260
 261 static void early_ich7_init(void)
 262 {
 263         uint8_t reg8;
 264         uint32_t reg32;
 265
 266         // program secondary mlt XXX byte?
 267         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 268
 269         // reset rtc power status
 270         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 271         reg8 &= ~(1 << 2);
 272         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 273
 274         // usb transient disconnect
 275         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 276         reg8 |= (3 << 0);
 277         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 278
 279         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 280         reg32 |= (1 << 29) | (1 << 17);
 281         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 282
 283         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 284         reg32 |= (1 << 31) | (1 << 27);
 285         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 286
 287         RCBA32(0x0088) = 0x0011d000;
 288         RCBA16(0x01fc) = 0x060f;
 289         RCBA32(0x01f4) = 0x86000040;
 290         RCBA32(0x0214) = 0x10030549;
 291         RCBA32(0x0218) = 0x00020504;
 292         RCBA8(0x0220) = 0xc5;
 293         reg32 = RCBA32(0x3410);
 294         reg32 |= (1 << 6);
 295         RCBA32(0x3410) = reg32;
 296         reg32 = RCBA32(0x3430);
 297         reg32 &= ~(3 << 0);
 298         reg32 |= (1 << 0);
 299         RCBA32(0x3430) = reg32;
 300         RCBA32(0x3418) |= (1 << 0);
 301         RCBA16(0x0200) = 0x2008;
 302         RCBA8(0x2027) = 0x0d;
 303         RCBA16(0x3e08) |= (1 << 7);
 304         RCBA16(0x3e48) |= (1 << 7);
 305         RCBA32(0x3e0e) |= (1 << 7);
 306         RCBA32(0x3e4e) |= (1 << 7);
 307
 308         // next step only on ich7m b0 and later:
 309         reg32 = RCBA32(0x2034);
 310         reg32 &= ~(0x0f << 16);
 311         reg32 |= (5 << 16);
 312         RCBA32(0x2034) = reg32;
 313 }
 314
 315 #include <cbmem.h>
 316
 317 // Now, this needs to be included because it relies on the symbol
 318 // __PRE_RAM__ being set during CAR stage (in order to compile the
 319 // BSS free versions of the functions). Either rewrite the code
 320 // to be always BSS free, or invent a flag that's better suited than
 321 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 322 //
 323 #include "lib/cbmem.c"
 324
 325 void main(unsigned long bist)
 326 {
 327         u32 reg32;
 328         int boot_mode = 0;
 329
 330         if (bist == 0)
 331                 enable_lapic();
 332
 333         /* Force PCIRST# */
 334         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 335         udelay(200 * 1000);
 336         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 337
 338         ich7_enable_lpc();
 339         early_superio_config_w83627thg();
 340
 341         /* Set up the console */
 342         uart_init();
 343
 344 #if CONFIG_USBDEBUG
 345         i82801gx_enable_usbdebug(1);
 346         early_usbdebug_init();
 347 #endif
 348
 349         console_init();
 350
 351         /* Halt if there was a built in self test failure */
 352         report_bist_failure(bist);
 353
 354         if (MCHBAR16(SSKPD) == 0xCAFE) {
 355                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 356                 outb(0x6, 0xcf9);
 357                 while (1) asm("hlt");
 358         }
 359
 360         /* Perform some early chipset initialization required
 361          * before RAM initialization can work
 362          */
 363         i945_early_initialization();
 364
 365         /* Read PM1_CNT */
 366         reg32 = inl(DEFAULT_PMBASE + 0x04);
 367         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 368         if (((reg32 >> 10) & 7) == 5) {
 369 #if CONFIG_HAVE_ACPI_RESUME
 370                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 371                 boot_mode = 2;
 372                 /* Clear SLP_TYPE. This will break stage2 but
 373                  * we care for that when we get there.
 374                  */
 375                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 376
 377 #else
 378                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 379 #endif
 380         }
 381
 382         /* Enable SPD ROMs and DDR-II DRAM */
 383         enable_smbus();
 384
 385 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 386         dump_spd_registers();
 387 #endif
 388
 389         sdram_initialize(boot_mode);
 390
 391         /* Perform some initialization that must run before stage2 */
 392         early_ich7_init();
 393
 394         /* This should probably go away. Until now it is required
 395          * and mainboard specific
 396          */
 397         rcba_config();
 398
 399         /* Chipset Errata! */
 400         fixup_i945_errata();
 401
 402         /* Initialize the internal PCIe links before we go into stage2 */
 403         i945_late_initialization();
 404
 405 #if !CONFIG_HAVE_ACPI_RESUME
 406 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 407 #if CONFIG_DEBUG_RAM_SETUP
 408         sdram_dump_mchbar_registers();
 409 #endif
 410
 411         {
 412                 /* This will not work if TSEG is in place! */
 413                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 414
 415                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 416                 ram_check(0x00000000, 0x000a0000);
 417                 //ram_check(0x00100000, tom);
 418         }
 419 #endif
 420 #endif
 421
 422         quick_ram_check();
 423
 424         MCHBAR16(SSKPD) = 0xCAFE;
 425
 426 #if CONFIG_HAVE_ACPI_RESUME
 427         /* Start address of high memory tables */
 428         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 429
 430         /* If there is no high memory area, we didn't boot before, so
 431          * this is not a resume. In that case we just create the cbmem toc.
 432          */
 433         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 434                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 435
 436                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 437                  * through stage 2. We could keep stuff like stack and heap in high tables
 438                  * memory completely, but that's a wonderful clean up task for another
 439                  * day.
 440                  */
 441                 if (resume_backup_memory)
 442                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 443
 444                 /* Magic for S3 resume */
 445                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 446         }
 447 #endif
 448 }