src/mainboard/intel/eagleheights/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  * Copyright (C) 2009 Thomas Jourdan <thomas.jourdan@gmail.com>
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; version 2 of
  10  * the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  20  * MA 02110-1301 USA
  21  */
  22
  23 #include <delay.h>
  24
  25 #include <stdint.h>
  26 #include <arch/io.h>
  27 #include <arch/romcc_io.h>
  28 #include <device/pci_def.h>
  29 #include <device/pnp_def.h>
  30 #include <cpu/x86/lapic.h>
  31
  32 #include <pc80/mc146818rtc.h>
  33
  34 #include <console/console.h>
  35 #include <cpu/x86/bist.h>
  36
  37 #include "southbridge/intel/i3100/i3100_early_smbus.c"
  38 #include "southbridge/intel/i3100/i3100_early_lpc.c"
  39 #include "reset.c"
  40 #include "superio/intel/i3100/i3100_early_serial.c"
  41 #include "superio/smsc/smscsuperio/smscsuperio_early_serial.c"
  42
  43 /* Data */
  44 #define UART_RBR 0x00
  45 #define UART_TBR 0x00
  46
  47 /* Control */
  48 #define UART_IER 0x01
  49 #define UART_IIR 0x02
  50 #define UART_FCR 0x02
  51 #define UART_LCR 0x03
  52 #define UART_MCR 0x04
  53 #define UART_DLL 0x00
  54 #define UART_DLM 0x01
  55
  56 /* Status */
  57 #define UART_LSR 0x05
  58 #define UART_MSR 0x06
  59 #define UART_SCR 0x07
  60
  61 #define DEVPRES_CONFIG  (DEVPRES_D1F0 | DEVPRES_D2F0 | DEVPRES_D3F0)
  62 #define DEVPRES1_CONFIG (DEVPRES1_D0F1 | DEVPRES1_D8F0)
  63
  64 #define IA32_PERF_STS     0x198
  65 #define IA32_PERF_CTL     0x199
  66 #define MSR_THERM2_CTL    0x19D
  67 #define IA32_MISC_ENABLES 0x1A0
  68
  69 /* SATA */
  70 #define SATA_MAP 0x90
  71
  72 #define SATA_MODE_IDE  0x00
  73 #define SATA_MODE_AHCI 0x01
  74
  75 /* RCBA registers */
  76 #define RCBA 0xF0
  77 #define DEFAULT_RCBA 0xFEA00000
  78
  79 #define RCBA_RPC   0x0224 /* 32 bit */
  80
  81 #define RCBA_TCTL  0x3000 /*  8 bit */
  82
  83 #define RCBA_D31IP 0x3100 /* 32 bit */
  84 #define RCBA_D30IP 0x3104 /* 32 bit */
  85 #define RCBA_D29IP 0x3108 /* 32 bit */
  86 #define RCBA_D28IP 0x310C /* 32 bit */
  87 #define RCBA_D31IR 0x3140 /* 16 bit */
  88 #define RCBA_D30IR 0x3142 /* 16 bit */
  89 #define RCBA_D29IR 0x3144 /* 16 bit */
  90 #define RCBA_D28IR 0x3146 /* 16 bit */
  91
  92 #define RCBA_RTC   0x3400 /* 32 bit */
  93 #define RCBA_HPTC  0x3404 /* 32 bit */
  94 #define RCBA_GCS   0x3410 /* 32 bit */
  95 #define RCBA_BUC   0x3414 /*  8 bit */
  96 #define RCBA_FD    0x3418 /* 32 bit */
  97 #define RCBA_PRC   0x341C /* 32 bit */
  98
  99 static inline int spd_read_byte(u16 device, u8 address)
 100 {
 101         return smbus_read_byte(device, address);
 102 }
 103
 104 #include "northbridge/intel/i3100/raminit.h"
 105 #include "cpu/x86/mtrr/earlymtrr.c"
 106 #include "northbridge/intel/i3100/memory_initialized.c"
 107 #include "northbridge/intel/i3100/raminit.c"
 108 #include "lib/generic_sdram.c"
 109 #include "northbridge/intel/i3100/reset_test.c"
 110 #include "debug.c"
 111
 112 static void early_config(void)
 113 {
 114         u32 gcs, rpc, fd;
 115
 116         /* Enable RCBA */
 117         pci_write_config32(PCI_DEV(0, 0x1F, 0), RCBA, DEFAULT_RCBA | 1);
 118
 119         /* Disable watchdog */
 120         gcs = read32(DEFAULT_RCBA + RCBA_GCS);
 121         gcs |= (1 << 5); /* No reset */
 122         write32(DEFAULT_RCBA + RCBA_GCS, gcs);
 123
 124         /* Configure PCIe port B as 4x */
 125         rpc = read32(DEFAULT_RCBA + RCBA_RPC);
 126         rpc |= (3 << 0);
 127         write32(DEFAULT_RCBA + RCBA_RPC, rpc);
 128
 129         /* Disable Modem, Audio, PCIe ports 2/3/4 */
 130         fd = read32(DEFAULT_RCBA + RCBA_FD);
 131         fd |= (1 << 19) | (1 << 18) | (1 << 17) | (1 << 6) | (1 << 5);
 132         write32(DEFAULT_RCBA + RCBA_FD, fd);
 133
 134         /* Enable HPET */
 135         write32(DEFAULT_RCBA + RCBA_HPTC, (1 << 7));
 136
 137         /* Improve interrupt routing
 138          * D31:F2 SATA        INTB# -> PIRQD
 139          * D31:F3 SMBUS       INTB# -> PIRQD
 140          * D31:F4 CHAP        INTD# -> PIRQA
 141          * D29:F0 USB1#1      INTA# -> PIRQH
 142          * D29:F1 USB1#2      INTB# -> PIRQD
 143          * D29:F7 USB2        INTA# -> PIRQH
 144          * D28:F0 PCIe Port 1 INTA# -> PIRQE
 145          */
 146
 147         write16(DEFAULT_RCBA + RCBA_D31IR, 0x0230);
 148         write16(DEFAULT_RCBA + RCBA_D30IR, 0x3210);
 149         write16(DEFAULT_RCBA + RCBA_D29IR, 0x3237);
 150         write16(DEFAULT_RCBA + RCBA_D28IR, 0x3214);
 151
 152         /* Setup sata mode */
 153         pci_write_config8(PCI_DEV(0, 0x1F, 2), SATA_MAP, (SATA_MODE_AHCI << 6) | (0 << 0));
 154 }
 155
 156 void main(unsigned long bist)
 157 {
 158         /* int boot_mode = 0; */
 159
 160         static const struct mem_controller mch[] = {
 161                 {
 162                         .node_id = 0,
 163                         .f0 = PCI_DEV(0, 0x00, 0),
 164                         .f1 = PCI_DEV(0, 0x00, 1),
 165                         .f2 = PCI_DEV(0, 0x00, 2),
 166                         .f3 = PCI_DEV(0, 0x00, 3),
 167                         .channel0 = { (0xa<<3)|3, (0xa<<3)|2, (0xa<<3)|1, (0xa<<3)|0 },
 168                         .channel1 = { (0xa<<3)|7, (0xa<<3)|6, (0xa<<3)|5, (0xa<<3)|4 },
 169                 }
 170         };
 171
 172         if (bist == 0) {
 173                 enable_lapic();
 174         }
 175
 176         /* Setup the console */
 177         i3100_enable_superio();
 178         i3100_enable_serial(0x4E, I3100_SP1, CONFIG_TTYS0_BASE);
 179         uart_init();
 180         console_init();
 181
 182         /* Halt if there was a built in self test failure */
 183         report_bist_failure(bist);
 184
 185         /* Perform early board specific init */
 186         early_config();
 187
 188         /* Prevent the TCO timer from rebooting us */
 189         i3100_halt_tco_timer();
 190
 191         /* Enable SPD ROMs and DDR-II DRAM */
 192         enable_smbus();
 193
 194         /* Enable SpeedStep and automatic thermal throttling */
 195         {
 196                 msr_t msr;
 197                 u16 perf;
 198
 199                 msr = rdmsr(IA32_MISC_ENABLES);
 200                 msr.lo |= (1 << 3) | (1 << 16);
 201                 wrmsr(IA32_MISC_ENABLES, msr);
 202
 203                 /* Set CPU frequency/voltage to maximum */
 204
 205                 /* Read performance status register and keep
 206                  * bits 47:32, where BUS_RATIO_MAX and VID_MAX
 207                  * are encoded
 208                  */
 209                 msr = rdmsr(IA32_PERF_STS);
 210                 perf = msr.hi & 0x0000ffff;
 211
 212                 /* Write VID_MAX & BUS_RATIO_MAX to
 213                  * performance control register
 214                  */
 215                 msr = rdmsr(IA32_PERF_CTL);
 216                 msr.lo &= 0xffff0000;
 217                 msr.lo |= perf;
 218                 wrmsr(IA32_PERF_CTL, msr);
 219         }
 220
 221         /* Initialize memory */
 222         sdram_initialize(ARRAY_SIZE(mch), mch);
 223 }
 224