src/mainboard/intel/d945gclf/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <arch/io.h>
  25 #include <arch/romcc_io.h>
  26 #include <device/pci_def.h>
  27 #include <device/pnp_def.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <lib.h>
  30 #include "superio/smsc/lpc47m15x/lpc47m15x.h"
  31 #include <pc80/mc146818rtc.h>
  32 #include <console/console.h>
  33 #include <usbdebug.h>
  34 #include <cpu/x86/bist.h>
  35 #include "superio/smsc/lpc47m15x/lpc47m15x_early_serial.c"
  36 #include "northbridge/intel/i945/i945.h"
  37 #include "northbridge/intel/i945/raminit.h"
  38 #include "southbridge/intel/i82801gx/i82801gx.h"
  39
  40 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  41
  42 void setup_ich7_gpios(void)
  43 {
  44         /* TODO: This is highly board specific and should be moved */
  45         printk(BIOS_DEBUG, " GPIOS...");
  46         /* General Registers */
  47         outl(0x3f3df7c1, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  48         outl(0xc6fcbfc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  49         outl(0xecfefdff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  50         /* Output Control Registers */
  51         outl(0x00040000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  52         /* Input Control Registers */
  53         outl(0x0000a000, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  54         outl(0x000000ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  55         outl(0x000000bf, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  56         outl(0x000300fd, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  57 }
  58
  59 static void ich7_enable_lpc(void)
  60 {
  61         // Enable Serial IRQ
  62         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  63         // Set COM1/COM2 decode range
  64         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  65         // Enable COM1
  66         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x140d);
  67         // Enable SuperIO Power Management Events
  68         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x007c0681);
  69 }
  70
  71 /* This box has two superios, so enabling serial becomes slightly excessive.
  72  * We disable a lot of stuff to make sure that there are no conflicts between
  73  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  74  * but safe anyways" method.
  75  */
  76 static void early_superio_config_lpc47m15x(void)
  77 {
  78         device_t dev;
  79
  80         dev=PNP_DEV(0x2e, LPC47M15X_SP1);
  81         pnp_enter_conf_state(dev);
  82
  83         pnp_set_logical_device(dev);
  84         pnp_set_enable(dev, 0);
  85         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
  86         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
  87         pnp_set_enable(dev, 1);
  88
  89         /* Enable SuperIO PM */
  90         dev=PNP_DEV(0x2e, LPC47M15X_PME);
  91         pnp_set_logical_device(dev);
  92         pnp_set_enable(dev, 0);
  93         pnp_set_iobase(dev, PNP_IDX_IO0, 0x680);
  94         pnp_set_enable(dev, 1);
  95
  96         pnp_exit_conf_state(dev);
  97 }
  98
  99 static void rcba_config(void)
 100 {
 101         /* Set up virtual channel 0 */
 102         //RCBA32(0x0014) = 0x80000001;
 103         //RCBA32(0x001c) = 0x03128010;
 104
 105         /* Device 1f interrupt pin register */
 106         RCBA32(0x3100) = 0x00042210;
 107         /* Device 1d interrupt pin register */
 108         RCBA32(0x310c) = 0x00214321;
 109
 110         /* dev irq route register */
 111         RCBA16(0x3140) = 0x0132;
 112         RCBA16(0x3142) = 0x0146;
 113         RCBA16(0x3144) = 0x0237;
 114         RCBA16(0x3146) = 0x3201;
 115         RCBA16(0x3148) = 0x0146;
 116
 117         /* Enable IOAPIC */
 118         RCBA8(0x31ff) = 0x03;
 119
 120         /* Enable upper 128bytes of CMOS */
 121         RCBA32(0x3400) = (1 << 2);
 122
 123         /* Disable unused devices */
 124         //RCBA32(0x3418) = FD_PCIE6|FD_PCIE5|FD_PCIE4|FD_ACMOD|FD_ACAUD|FD_PATA;
 125         // RCBA32(0x3418) |= (1 << 0); // Required.
 126         // FIXME look me up!
 127         RCBA32(0x3418) = 0x003204e1;
 128
 129         /* Enable PCIe Root Port Clock Gate */
 130         // RCBA32(0x341c) = 0x00000001;
 131 }
 132
 133 static void early_ich7_init(void)
 134 {
 135         uint8_t reg8;
 136         uint32_t reg32;
 137
 138         // program secondary mlt XXX byte?
 139         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 140
 141         // reset rtc power status
 142         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 143         reg8 &= ~(1 << 2);
 144         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 145
 146         // usb transient disconnect
 147         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 148         reg8 |= (3 << 0);
 149         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 150
 151         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 152         reg32 |= (1 << 29) | (1 << 17);
 153         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 154
 155         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 156         reg32 |= (1 << 31) | (1 << 27);
 157         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 158
 159         RCBA32(0x0088) = 0x0011d000;
 160         RCBA16(0x01fc) = 0x060f;
 161         RCBA32(0x01f4) = 0x86000040;
 162         RCBA32(0x0214) = 0x10030549;
 163         RCBA32(0x0218) = 0x00020504;
 164         RCBA8(0x0220) = 0xc5;
 165         reg32 = RCBA32(0x3410);
 166         reg32 |= (1 << 6);
 167         RCBA32(0x3410) = reg32;
 168         reg32 = RCBA32(0x3430);
 169         reg32 &= ~(3 << 0);
 170         reg32 |= (1 << 0);
 171         RCBA32(0x3430) = reg32;
 172         RCBA32(0x3418) |= (1 << 0);
 173         RCBA16(0x0200) = 0x2008;
 174         RCBA8(0x2027) = 0x0d;
 175         RCBA16(0x3e08) |= (1 << 7);
 176         RCBA16(0x3e48) |= (1 << 7);
 177         RCBA32(0x3e0e) |= (1 << 7);
 178         RCBA32(0x3e4e) |= (1 << 7);
 179
 180         // next step only on ich7m b0 and later:
 181         reg32 = RCBA32(0x2034);
 182         reg32 &= ~(0x0f << 16);
 183         reg32 |= (5 << 16);
 184         RCBA32(0x2034) = reg32;
 185 }
 186
 187 #include <cbmem.h>
 188
 189 // Now, this needs to be included because it relies on the symbol
 190 // __PRE_RAM__ being set during CAR stage (in order to compile the
 191 // BSS free versions of the functions). Either rewrite the code
 192 // to be always BSS free, or invent a flag that's better suited than
 193 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 194 //
 195 #include "lib/cbmem.c"
 196
 197 void main(unsigned long bist)
 198 {
 199         u32 reg32;
 200         int boot_mode = 0;
 201
 202         if (bist == 0)
 203                 enable_lapic();
 204
 205         ich7_enable_lpc();
 206         early_superio_config_lpc47m15x();
 207
 208         /* Set up the console */
 209         uart_init();
 210
 211 #if CONFIG_USBDEBUG
 212         i82801gx_enable_usbdebug(1);
 213         early_usbdebug_init();
 214 #endif
 215
 216         console_init();
 217
 218         /* Halt if there was a built in self test failure */
 219         report_bist_failure(bist);
 220
 221         if (MCHBAR16(SSKPD) == 0xCAFE) {
 222                 printk(BIOS_DEBUG, "soft reset detected.\n");
 223                 boot_mode = 1;
 224         }
 225
 226         /* Perform some early chipset initialization required
 227          * before RAM initialization can work
 228          */
 229         i945_early_initialization();
 230
 231         /* Read PM1_CNT */
 232         reg32 = inl(DEFAULT_PMBASE + 0x04);
 233         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 234         if (((reg32 >> 10) & 7) == 5) {
 235 #if CONFIG_HAVE_ACPI_RESUME
 236                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 237                 boot_mode = 2;
 238                 /* Clear SLP_TYPE. This will break stage2 but
 239                  * we care for that when we get there.
 240                  */
 241                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 242 #else
 243                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 244 #endif
 245         }
 246
 247         /* Enable SPD ROMs and DDR-II DRAM */
 248         enable_smbus();
 249
 250 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 251         dump_spd_registers();
 252 #endif
 253
 254         sdram_initialize(boot_mode);
 255
 256         /* Perform some initialization that must run before stage2 */
 257         early_ich7_init();
 258
 259         /* This should probably go away. Until now it is required
 260          * and mainboard specific
 261          */
 262         rcba_config();
 263
 264         /* Chipset Errata! */
 265         fixup_i945_errata();
 266
 267         /* Initialize the internal PCIe links before we go into stage2 */
 268         i945_late_initialization();
 269
 270 #if !CONFIG_HAVE_ACPI_RESUME
 271 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 272 #if CONFIG_DEBUG_RAM_SETUP
 273         sdram_dump_mchbar_registers();
 274 #endif
 275
 276         {
 277                 /* This will not work if TSEG is in place! */
 278                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 279
 280                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 281                 ram_check(0x00000000, 0x000a0000);
 282                 //ram_check(0x00100000, tom);
 283         }
 284 #endif
 285 #endif
 286
 287         MCHBAR16(SSKPD) = 0xCAFE;
 288
 289 #if CONFIG_HAVE_ACPI_RESUME
 290         /* Start address of high memory tables */
 291         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 292
 293         /* If there is no high memory area, we didn't boot before, so
 294          * this is not a resume. In that case we just create the cbmem toc.
 295          */
 296         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 297                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 298
 299                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 300                  * through stage 2. We could keep stuff like stack and heap in high tables
 301                  * memory completely, but that's a wonderful clean up task for another
 302                  * day.
 303                  */
 304                 if (resume_backup_memory)
 305                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 306
 307                 /* Magic for S3 resume */
 308                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 309         }
 310 #endif
 311 }