src/mainboard/intel/d945gclf/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 /* Configuration of the i945 driver */
  23 #define CHIPSET_I945GC 1
  24 #define CHANNEL_XOR_RANDOMIZATION 1
  25
  26 #include <stdint.h>
  27 #include <string.h>
  28 #include <arch/io.h>
  29 #include <arch/romcc_io.h>
  30 #include <device/pci_def.h>
  31 #include <device/pnp_def.h>
  32 #include <cpu/x86/lapic.h>
  33
  34 #include "superio/smsc/lpc47m15x/lpc47m15x.h"
  35
  36 #include <pc80/mc146818rtc.h>
  37
  38 #include <console/console.h>
  39 #include <cpu/x86/bist.h>
  40
  41 #if CONFIG_USBDEBUG
  42 #define DBGP_DEFAULT 1
  43 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  44 #include "pc80/usbdebug_serial.c"
  45 #endif
  46
  47 #include "lib/ramtest.c"
  48 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  49 #include "superio/smsc/lpc47m15x/lpc47m15x_early_serial.c"
  50
  51 #include "northbridge/intel/i945/udelay.c"
  52
  53 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  54
  55 #include "southbridge/intel/i82801gx/i82801gx.h"
  56 static void setup_ich7_gpios(void)
  57 {
  58         /* TODO: This is highly board specific and should be moved */
  59         printk(BIOS_DEBUG, " GPIOS...");
  60         /* General Registers */
  61         outl(0x3f3df7c1, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  62         outl(0xc6fcbfc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  63         outl(0xecfefdff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  64         /* Output Control Registers */
  65         outl(0x00040000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  66         /* Input Control Registers */
  67         outl(0x0000a000, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  68         outl(0x000000ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  69         outl(0x000000bf, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  70         outl(0x000300fd, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  71 }
  72
  73 #include "northbridge/intel/i945/early_init.c"
  74
  75 static inline int spd_read_byte(unsigned device, unsigned address)
  76 {
  77         return smbus_read_byte(device, address);
  78 }
  79
  80 #include "northbridge/intel/i945/raminit.h"
  81 #include "northbridge/intel/i945/raminit.c"
  82 #include "northbridge/intel/i945/errata.c"
  83 #include "northbridge/intel/i945/debug.c"
  84
  85 static void ich7_enable_lpc(void)
  86 {
  87         // Enable Serial IRQ
  88         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  89         // Set COM1/COM2 decode range
  90         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  91         // Enable COM1
  92         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x140d);
  93         // Enable SuperIO Power Management Events
  94         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x007c0681);
  95 }
  96
  97 /* This box has two superios, so enabling serial becomes slightly excessive.
  98  * We disable a lot of stuff to make sure that there are no conflicts between
  99  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 100  * but safe anyways" method.
 101  */
 102 static void early_superio_config_lpc47m15x(void)
 103 {
 104         device_t dev;
 105
 106         dev=PNP_DEV(0x2e, LPC47M15X_SP1);
 107         pnp_enter_conf_state(dev);
 108
 109         pnp_set_logical_device(dev);
 110         pnp_set_enable(dev, 0);
 111         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 112         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 113         pnp_set_enable(dev, 1);
 114
 115         /* Enable SuperIO PM */
 116         dev=PNP_DEV(0x2e, LPC47M15X_PME);
 117         pnp_set_logical_device(dev);
 118         pnp_set_enable(dev, 0);
 119         pnp_set_iobase(dev, PNP_IDX_IO0, 0x680);
 120         pnp_set_enable(dev, 1);
 121
 122         pnp_exit_conf_state(dev);
 123 }
 124
 125 static void rcba_config(void)
 126 {
 127         /* Set up virtual channel 0 */
 128         //RCBA32(0x0014) = 0x80000001;
 129         //RCBA32(0x001c) = 0x03128010;
 130
 131         /* Device 1f interrupt pin register */
 132         RCBA32(0x3100) = 0x00042210;
 133         /* Device 1d interrupt pin register */
 134         RCBA32(0x310c) = 0x00214321;
 135
 136         /* dev irq route register */
 137         RCBA16(0x3140) = 0x0132;
 138         RCBA16(0x3142) = 0x0146;
 139         RCBA16(0x3144) = 0x0237;
 140         RCBA16(0x3146) = 0x3201;
 141         RCBA16(0x3148) = 0x0146;
 142
 143         /* Enable IOAPIC */
 144         RCBA8(0x31ff) = 0x03;
 145
 146         /* Enable upper 128bytes of CMOS */
 147         RCBA32(0x3400) = (1 << 2);
 148
 149         /* Disable unused devices */
 150         //RCBA32(0x3418) = FD_PCIE6|FD_PCIE5|FD_PCIE4|FD_ACMOD|FD_ACAUD|FD_PATA;
 151         // RCBA32(0x3418) |= (1 << 0); // Required.
 152         // FIXME look me up!
 153         RCBA32(0x3418) = 0x003204e1;
 154
 155         /* Enable PCIe Root Port Clock Gate */
 156         // RCBA32(0x341c) = 0x00000001;
 157 }
 158
 159 static void early_ich7_init(void)
 160 {
 161         uint8_t reg8;
 162         uint32_t reg32;
 163
 164         // program secondary mlt XXX byte?
 165         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 166
 167         // reset rtc power status
 168         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 169         reg8 &= ~(1 << 2);
 170         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 171
 172         // usb transient disconnect
 173         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 174         reg8 |= (3 << 0);
 175         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 176
 177         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 178         reg32 |= (1 << 29) | (1 << 17);
 179         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 180
 181         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 182         reg32 |= (1 << 31) | (1 << 27);
 183         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 184
 185         RCBA32(0x0088) = 0x0011d000;
 186         RCBA16(0x01fc) = 0x060f;
 187         RCBA32(0x01f4) = 0x86000040;
 188         RCBA32(0x0214) = 0x10030549;
 189         RCBA32(0x0218) = 0x00020504;
 190         RCBA8(0x0220) = 0xc5;
 191         reg32 = RCBA32(0x3410);
 192         reg32 |= (1 << 6);
 193         RCBA32(0x3410) = reg32;
 194         reg32 = RCBA32(0x3430);
 195         reg32 &= ~(3 << 0);
 196         reg32 |= (1 << 0);
 197         RCBA32(0x3430) = reg32;
 198         RCBA32(0x3418) |= (1 << 0);
 199         RCBA16(0x0200) = 0x2008;
 200         RCBA8(0x2027) = 0x0d;
 201         RCBA16(0x3e08) |= (1 << 7);
 202         RCBA16(0x3e48) |= (1 << 7);
 203         RCBA32(0x3e0e) |= (1 << 7);
 204         RCBA32(0x3e4e) |= (1 << 7);
 205
 206         // next step only on ich7m b0 and later:
 207         reg32 = RCBA32(0x2034);
 208         reg32 &= ~(0x0f << 16);
 209         reg32 |= (5 << 16);
 210         RCBA32(0x2034) = reg32;
 211 }
 212
 213 #include <cbmem.h>
 214
 215 // Now, this needs to be included because it relies on the symbol
 216 // __PRE_RAM__ being set during CAR stage (in order to compile the
 217 // BSS free versions of the functions). Either rewrite the code
 218 // to be always BSS free, or invent a flag that's better suited than
 219 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 220 //
 221 #include "lib/cbmem.c"
 222
 223 void main(unsigned long bist)
 224 {
 225         u32 reg32;
 226         int boot_mode = 0;
 227
 228         if (bist == 0) {
 229                 enable_lapic();
 230         }
 231
 232         ich7_enable_lpc();
 233         early_superio_config_lpc47m15x();
 234
 235         /* Set up the console */
 236         uart_init();
 237
 238 #if CONFIG_USBDEBUG
 239         i82801gx_enable_usbdebug(DBGP_DEFAULT);
 240         early_usbdebug_init();
 241 #endif
 242
 243         console_init();
 244
 245         /* Halt if there was a built in self test failure */
 246         report_bist_failure(bist);
 247
 248         if (MCHBAR16(SSKPD) == 0xCAFE) {
 249                 printk(BIOS_DEBUG, "soft reset detected.\n");
 250                 boot_mode = 1;
 251         }
 252
 253         /* Perform some early chipset initialization required
 254          * before RAM initialization can work
 255          */
 256         i945_early_initialization();
 257
 258         /* Read PM1_CNT */
 259         reg32 = inl(DEFAULT_PMBASE + 0x04);
 260         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 261         if (((reg32 >> 10) & 7) == 5) {
 262 #if CONFIG_HAVE_ACPI_RESUME
 263                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 264                 boot_mode = 2;
 265                 /* Clear SLP_TYPE. This will break stage2 but
 266                  * we care for that when we get there.
 267                  */
 268                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 269 #else
 270                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 271 #endif
 272         }
 273
 274         /* Enable SPD ROMs and DDR-II DRAM */
 275         enable_smbus();
 276
 277 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 278         dump_spd_registers();
 279 #endif
 280
 281         sdram_initialize(boot_mode);
 282
 283         /* Perform some initialization that must run before stage2 */
 284         early_ich7_init();
 285
 286         /* This should probably go away. Until now it is required
 287          * and mainboard specific
 288          */
 289         rcba_config();
 290
 291         /* Chipset Errata! */
 292         fixup_i945_errata();
 293
 294         /* Initialize the internal PCIe links before we go into stage2 */
 295         i945_late_initialization();
 296
 297 #if !CONFIG_HAVE_ACPI_RESUME
 298 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 299 #if defined(DEBUG_RAM_SETUP)
 300         sdram_dump_mchbar_registers();
 301 #endif
 302
 303         {
 304                 /* This will not work if TSEG is in place! */
 305                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 306
 307                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 308                 ram_check(0x00000000, 0x000a0000);
 309                 //ram_check(0x00100000, tom);
 310         }
 311 #endif
 312 #endif
 313
 314         MCHBAR16(SSKPD) = 0xCAFE;
 315
 316 #if CONFIG_HAVE_ACPI_RESUME
 317         /* Start address of high memory tables */
 318         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 319
 320         /* If there is no high memory area, we didn't boot before, so
 321          * this is not a resume. In that case we just create the cbmem toc.
 322          */
 323         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 324                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 325
 326                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 327                  * through stage 2. We could keep stuff like stack and heap in high tables
 328                  * memory completely, but that's a wonderful clean up task for another
 329                  * day.
 330                  */
 331                 if (resume_backup_memory)
 332                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 333
 334                 /* Magic for S3 resume */
 335                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 336         }
 337 #endif
 338 }
 339