src/mainboard/iei/kino-780am2-fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include <lib.h>
  41 #include "cpu/x86/lapic/boot_cpu.c"
  42 #include "northbridge/amd/amdfam10/reset_test.c"
  43 #include <console/loglevel.h>
  44 #include "cpu/x86/bist.h"
  45 #include "superio/fintek/f71859/f71859_early_serial.c"
  46 #include <usbdebug.h>
  47 #include "cpu/x86/mtrr/earlymtrr.c"
  48 #include <cpu/amd/mtrr.h>
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/amd/rs780/rs780_early_setup.c"
  51 #include "southbridge/amd/sb700/sb700_early_setup.c"
  52 #include "northbridge/amd/amdfam10/debug.c"
  53
  54 #define SERIAL_DEV PNP_DEV(0x2e, F71859_SP1)
  55
  56 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  57
  58 static int spd_read_byte(u32 device, u32 address)
  59 {
  60         return smbus_read_byte(device, address);
  61 }
  62
  63 #include "northbridge/amd/amdfam10/amdfam10.h"
  64 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  65 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  66 #include "resourcemap.c"
  67 #include "cpu/amd/quadcore/quadcore.c"
  68 #include "cpu/amd/car/post_cache_as_ram.c"
  69 #include "cpu/amd/microcode/microcode.c"
  70 #include "cpu/amd/model_10xxx/update_microcode.c"
  71 #include "cpu/amd/model_10xxx/init_cpus.c"
  72 #include "northbridge/amd/amdfam10/early_ht.c"
  73 #include "southbridge/amd/sb700/sb700_early_setup.c"
  74 #include <spd.h>
  75
  76 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  77 {
  78         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  79         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  80         u32 bsp_apicid = 0, val;
  81         msr_t msr;
  82
  83         if (!cpu_init_detectedx && boot_cpu()) {
  84                 /* Nothing special needs to be done to find bus 0 */
  85                 /* Allow the HT devices to be found */
  86                 /* mov bsp to bus 0xff when > 8 nodes */
  87                 set_bsp_node_CHtExtNodeCfgEn();
  88                 enumerate_ht_chain();
  89                 sb700_pci_port80();
  90         }
  91
  92         post_code(0x30);
  93
  94         if (bist == 0) {
  95                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
  96                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
  97         }
  98
  99         post_code(0x32);
 100
 101         enable_rs780_dev8();
 102         sb700_lpc_init();
 103
 104         f71859_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 105         uart_init();
 106
 107 #if CONFIG_USBDEBUG
 108         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 109         early_usbdebug_init();
 110 #endif
 111
 112         console_init();
 113         printk(BIOS_DEBUG, "\n");
 114
 115 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 116
 117         /* Halt if there was a built in self test failure */
 118         report_bist_failure(bist);
 119
 120         // Load MPB
 121         val = cpuid_eax(1);
 122         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 123         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 124         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 125         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 126
 127         /* Setup sysinfo defaults */
 128         set_sysinfo_in_ram(0);
 129
 130         update_microcode(val);
 131         post_code(0x33);
 132
 133         cpuSetAMDMSR();
 134         post_code(0x34);
 135
 136         amd_ht_init(sysinfo);
 137         post_code(0x35);
 138
 139         /* Setup nodes PCI space and start core 0 AP init. */
 140         finalize_node_setup(sysinfo);
 141
 142         /* Setup any mainboard PCI settings etc. */
 143         setup_mb_resource_map();
 144         post_code(0x36);
 145
 146         /* wait for all the APs core0 started by finalize_node_setup. */
 147         /* FIXME: A bunch of cores are going to start output to serial at once.
 148            It would be nice to fixup prink spinlocks for ROM XIP mode.
 149            I think it could be done by putting the spinlock flag in the cache
 150            of the BSP located right after sysinfo.
 151          */
 152         wait_all_core0_started();
 153
 154  #if CONFIG_LOGICAL_CPUS==1
 155         /* Core0 on each node is configured. Now setup any additional cores. */
 156         printk(BIOS_DEBUG, "start_other_cores()\n");
 157         start_other_cores();
 158         post_code(0x37);
 159         wait_all_other_cores_started(bsp_apicid);
 160  #endif
 161
 162         post_code(0x38);
 163
 164         /* run _early_setup before soft-reset. */
 165         rs780_early_setup();
 166         sb700_early_setup();
 167
 168  #if CONFIG_SET_FIDVID
 169         msr = rdmsr(0xc0010071);
 170         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 171
 172         /* FIXME: The sb fid change may survive the warm reset and only
 173            need to be done once.*/
 174         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 175
 176         post_code(0x39);
 177
 178         if (!warm_reset_detect(0)) {                    // BSP is node 0
 179                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 180         } else {
 181                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 182         }
 183
 184         post_code(0x3A);
 185
 186         /* show final fid and vid */
 187         msr=rdmsr(0xc0010071);
 188         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 189  #endif
 190
 191         rs780_htinit();
 192
 193         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 194         if (!warm_reset_detect(0)) {
 195                 print_info("...WARM RESET...\n\n\n");
 196                 soft_reset();
 197                 die("After soft_reset_x - shouldn't see this message!!!\n");
 198         }
 199
 200         post_code(0x3B);
 201
 202         /* It's the time to set ctrl in sysinfo now; */
 203         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 204         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 205
 206         post_code(0x40);
 207
 208 //      die("Die Before MCT init.");
 209
 210         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 211         raminit_amdmct(sysinfo);
 212         post_code(0x41);
 213
 214 /*
 215         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 216         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 217         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 218         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 219 */
 220
 221 //      die("After MCT init before CAR disabled.");
 222
 223         rs780_before_pci_init();
 224         sb700_before_pci_init();
 225
 226         post_code(0x42);
 227         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 228         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 229         post_code(0x43);        // Should never see this post code.
 230 }