src/mainboard/hp/dl145_g3/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2007 University of Mannheim
   9  * Written by Philipp Degler <pdegler@rumms.uni-mannheim.de> for University of Mannheim
  10  * Copyright (C) 2009 University of Heidelberg
  11  * Written by Mondrian Nuessle <nuessle@uni-heidelberg.de> for University of Heidelberg
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License as published by
  15  * the Free Software Foundation; either version 2 of the License, or
  16  * (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  26  */
  27
  28 #define RAMINIT_SYSINFO 1
  29
  30 #define K8_ALLOCATE_IO_RANGE 1
  31
  32 #define QRANK_DIMM_SUPPORT 1
  33
  34 #if CONFIG_LOGICAL_CPUS==1
  35 #define SET_NB_CFG_54 1
  36 #endif
  37
  38 //used by init_cpus and fidvid
  39 #define SET_FIDVID 1
  40 //if we want to wait for core1 done before DQS training, set it to 0
  41 #define SET_FIDVID_CORE0_ONLY 1
  42
  43 #if CONFIG_K8_REV_F_SUPPORT == 1
  44 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  45 #endif
  46
  47 #include <stdint.h>
  48 #include <string.h>
  49 #include <device/pci_def.h>
  50 #include <device/pci_ids.h>
  51 #include <arch/io.h>
  52 #include <device/pnp_def.h>
  53 #include <arch/romcc_io.h>
  54 #include <cpu/x86/lapic.h>
  55 #include <pc80/mc146818rtc.h>
  56
  57 #include <console/console.h>
  58
  59 #include <cpu/amd/model_fxx_rev.h>
  60
  61 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  62 #include "northbridge/amd/amdk8/raminit.h"
  63 #include "cpu/amd/model_fxx/apic_timer.c"
  64 #include "lib/delay.c"
  65
  66 #include "cpu/x86/lapic/boot_cpu.c"
  67 #include "northbridge/amd/amdk8/reset_test.c"
  68
  69 #include "superio/serverengines/pilot/pilot_early_serial.c"
  70 #include "superio/serverengines/pilot/pilot_early_init.c"
  71 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  72
  73 #include "cpu/x86/bist.h"
  74
  75 #include "northbridge/amd/amdk8/debug.c"
  76
  77 #include "cpu/x86/mtrr/earlymtrr.c"
  78
  79 #include "northbridge/amd/amdk8/setup_resource_map.c"
  80
  81 #define SERIAL_DEV PNP_DEV(0x2e, PILOT_SP1)
  82 #define RTC_DEV PNP_DEV(0x4e, PC87417_RTC)
  83
  84 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  85
  86 static void memreset(int controllers, const struct mem_controller *ctrl)
  87 {
  88 }
  89
  90 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  91 {
  92 #define SMBUS_SWITCH1 0x70
  93 #define SMBUS_SWITCH2 0x72
  94          unsigned device = (ctrl->channel0[0]) >> 8;
  95          smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  96          smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  97 }
  98
  99 static inline int spd_read_byte(unsigned device, unsigned address)
 100 {
 101          return smbus_read_byte(device, address);
 102 }
 103
 104 #include "northbridge/amd/amdk8/amdk8_f.h"
 105 #include "northbridge/amd/amdk8/incoherent_ht.c"
 106 #include "northbridge/amd/amdk8/coherent_ht.c"
 107 #include "northbridge/amd/amdk8/raminit_f.c"
 108 #include "lib/generic_sdram.c"
 109
 110 #include "cpu/amd/dualcore/dualcore.c"
 111
 112 //first node
 113 #define DIMM0 0x50
 114 #define DIMM1 0x51
 115 #define DIMM2 0x52
 116 #define DIMM3 0x53
 117 //second node
 118 #define DIMM4 0x54
 119 #define DIMM5 0x55
 120 #define DIMM6 0x56
 121 #define DIMM7 0x57
 122
 123
 124
 125 #include "cpu/amd/car/post_cache_as_ram.c"
 126
 127 #include "cpu/amd/model_fxx/init_cpus.c"
 128
 129 #include "cpu/amd/model_fxx/fidvid.c"
 130
 131 #include "northbridge/amd/amdk8/early_ht.c"
 132
 133 #if 0
 134 #include "ipmi.c"
 135
 136 static void setup_early_ipmi_serial()
 137 {
 138         unsigned char result;
 139         char channel_access[]={0x06<<2,0x40,0x04,0x80,0x05};
 140         char serialmodem_conf[]={0x0c<<2,0x10,0x04,0x08,0x00,0x0f};
 141         char serial_mux1[]={0x0c<<2,0x12,0x04,0x06};
 142         char serial_mux2[]={0x0c<<2,0x12,0x04,0x03};
 143         char serial_mux3[]={0x0c<<2,0x12,0x04,0x07};
 144
 145 //      earlydbg(0x0d);
 146         //set channel access system only
 147         ipmi_request(5,channel_access);
 148 //      earlydbg(result);
 149 /*
 150         //Set serial/modem config
 151         result=ipmi_request(6,serialmodem_conf);
 152         earlydbg(result);
 153
 154         //Set serial mux 1
 155         result=ipmi_request(4,serial_mux1);
 156         earlydbg(result);
 157
 158         //Set serial mux 2
 159         result=ipmi_request(4,serial_mux2);
 160         earlydbg(result);
 161
 162         //Set serial mux 3
 163         result=ipmi_request(4,serial_mux3);
 164         earlydbg(result);
 165 */
 166 //      earlydbg(0x0e);
 167
 168 }
 169 #endif
 170
 171 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 172 {
 173         static const uint16_t spd_addr[] = {
 174                 // first node
 175                  DIMM0, DIMM2, 0, 0,
 176                  DIMM1, DIMM3, 0, 0,
 177
 178                 // second node
 179                 DIMM4, DIMM6, 0, 0,
 180                 DIMM5, DIMM7, 0, 0,
 181         };
 182
 183         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 184                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 185
 186         int needs_reset;
 187         unsigned bsp_apicid = 0;
 188
 189         if (!cpu_init_detectedx && boot_cpu()) {
 190                 /* Nothing special needs to be done to find bus 0 */
 191                 /* Allow the HT devices to be found */
 192
 193                 enumerate_ht_chain();
 194                 bcm5785_enable_rom();
 195                 bcm5785_enable_lpc();
 196                 //enable RTC
 197                 pc87417_enable_dev(RTC_DEV);
 198         }
 199
 200         if (bist == 0) {
 201                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 202         }
 203
 204         pilot_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 205
 206         uart_init();
 207
 208         /* Halt if there was a built in self test failure */
 209         report_bist_failure(bist);
 210
 211         console_init();
 212 //      setup_early_ipmi_serial();
 213         pilot_early_init(SERIAL_DEV); //config port is being taken from SERIAL_DEV
 214         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 215         printk(BIOS_DEBUG, "bsp_apicid=%02x\n", bsp_apicid);
 216
 217 #if CONFIG_MEM_TRAIN_SEQ == 1
 218         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 219 #endif
 220         setup_coherent_ht_domain();
 221
 222         wait_all_core0_started();
 223 #if CONFIG_LOGICAL_CPUS==1
 224         // It is said that we should start core1 after all core0 launched
 225         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 226          * So here need to make sure last core0 is started, esp for two way system,
 227          * (there may be apic id conflicts in that case)
 228         */
 229         start_other_cores();
 230         wait_all_other_cores_started(bsp_apicid);
 231 #endif
 232
 233         /* it will set up chains and store link pair for optimization later */
 234         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 235         bcm5785_early_setup();
 236
 237 #if SET_FIDVID == 1
 238         {
 239                 msr_t msr;
 240                 msr=rdmsr(0xc0010042);
 241                 printk(BIOS_DEBUG, "begin msr fid, vid %08x %08x\n", msr.hi, msr.lo);
 242         }
 243         enable_fid_change();
 244         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 245         init_fidvid_bsp(bsp_apicid);
 246         // show final fid and vid
 247         {
 248                 msr_t msr;
 249                 msr=rdmsr(0xc0010042);
 250                 printk(BIOS_DEBUG, "end msr fid, vid %08x %08x\n", msr.hi, msr.lo);
 251         }
 252 #endif
 253
 254         needs_reset = optimize_link_coherent_ht();
 255         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 256
 257         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 258         if (needs_reset) {
 259                 printk(BIOS_INFO, "ht reset -\n");
 260                 soft_reset();
 261         }
 262
 263         allow_all_aps_stop(bsp_apicid);
 264
 265         //It's the time to set ctrl in sysinfo now;
 266         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 267         enable_smbus();
 268
 269         //do we need apci timer, tsc...., only debug need it for better output
 270         /* all ap stopped? */
 271         // init_timer(); // Need to use TMICT to synconize FID/VID
 272
 273         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 274
 275         post_cache_as_ram();
 276 }
 277