src/mainboard/getac/p470/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <arch/io.h>
  25 #include <arch/romcc_io.h>
  26 #include <device/pci_def.h>
  27 #include <device/pnp_def.h>
  28 #include <cpu/x86/lapic.h>
  29
  30 #include <pc80/mc146818rtc.h>
  31
  32 #include <console/console.h>
  33 #include <cpu/x86/bist.h>
  34
  35 #if CONFIG_USBDEBUG
  36 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  37 #include "pc80/usbdebug_serial.c"
  38 #endif
  39
  40 #include "lib/ramtest.c"
  41 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  42
  43 #include "northbridge/intel/i945/udelay.c"
  44
  45 #include "southbridge/intel/i82801gx/i82801gx.h"
  46 static void setup_ich7_gpios(void)
  47 {
  48         u32 gpios;
  49
  50         printk(BIOS_DEBUG, " GPIOS...");
  51         /* General Registers */
  52         outl(0x1f28f7c2, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  53         outl(0xe0e809c3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  54         // Power On value is eede1fbf, we set: (TODO explain why)
  55         //   -- [21] = 1
  56         //   -- [20] = 0
  57         //   -- [18] = 0
  58         //   -- [17] = 0
  59         //   -- [13] = 1
  60         //   -- [05] = 0
  61         //   -- [04] = 0
  62         //   -- [03] = 0
  63         //   -- [02] = 0
  64         //   We should probably do this explicitly bitwise, see below.
  65         outl(0xeee83f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  66         /* Output Control Registers */
  67         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  68         /* Input Control Registers */
  69         outl(0x00000180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  70         outl(0x000000e6, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  71         outl(0x000000d0, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  72         outl(0x00000034, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL2 */
  73
  74         printk(BIOS_SPEW, "\n  Initializing drive bay...\n");
  75         gpios = inl(DEFAULT_GPIOBASE + 0x38); // GPIO Level 2
  76         gpios |= (1 << 0); // GPIO33 = ODD
  77         gpios |= (1 << 1); // GPIO34 = IDE_RST#
  78         outl(gpios, DEFAULT_GPIOBASE + 0x38);   /* GP_LVL2 */
  79
  80         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  81         gpios &= ~(1 << 13);    // ??
  82         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  83
  84         printk(BIOS_SPEW, "\n  Initializing Ethernet NIC...\n");
  85         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  86         gpios &= ~(1 << 24);    // Enable LAN Power
  87         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  88 }
  89
  90 #include "northbridge/intel/i945/early_init.c"
  91
  92 static inline int spd_read_byte(unsigned device, unsigned address)
  93 {
  94         return smbus_read_byte(device, address);
  95 }
  96
  97 #include "northbridge/intel/i945/raminit.h"
  98 #include "northbridge/intel/i945/raminit.c"
  99 #include "northbridge/intel/i945/errata.c"
 100 #include "northbridge/intel/i945/debug.c"
 101
 102 static void ich7_enable_lpc(void)
 103 {
 104         // Enable Serial IRQ
 105         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
 106         // decode range
 107         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
 108         // decode range
 109         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
 110         // Enable 0x02e0 - 0x2ff
 111         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x001c02e1);
 112         // Enable 0x600 - 0x6ff
 113         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
 114         // Enable 0x68 - 0x6f
 115         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
 116 }
 117
 118
 119 /* This box has two superios, so enabling serial becomes slightly excessive.
 120  * We disable a lot of stuff to make sure that there are no conflicts between
 121  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 122  * but safe anyways" method.
 123  */
 124 static void pnp_enter_ext_func_mode(device_t dev)
 125 {
 126         unsigned int port = dev >> 8;
 127         outb(0x55, port);
 128 }
 129
 130 static void pnp_exit_ext_func_mode(device_t dev)
 131 {
 132         unsigned int port = dev >> 8;
 133         outb(0xaa, port);
 134 }
 135
 136 static void pnp_write_register(device_t dev, int reg, int val)
 137 {
 138         unsigned int port = dev >> 8;
 139         outb(reg, port);
 140         outb(val, port+1);
 141 }
 142
 143 static void early_superio_config(void)
 144 {
 145         device_t dev;
 146
 147         dev=PNP_DEV(0x4e, 0x00);
 148
 149         pnp_enter_ext_func_mode(dev);
 150         pnp_write_register(dev, 0x02, 0x0e); // UART power
 151         pnp_write_register(dev, 0x1b, (0x3e8 >> 2)); // UART3 base
 152         pnp_write_register(dev, 0x1c, (0x2e8 >> 2)); // UART4 base
 153         pnp_write_register(dev, 0x1d, (5 << 4) | 11); // UART3,4 IRQ
 154         pnp_write_register(dev, 0x1e, 1); // no 32khz clock
 155         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 156         pnp_write_register(dev, 0x28, (4 << 4) | 0); // UART1,2 IRQ
 157         pnp_write_register(dev, 0x2c, 0); // DMA0 FIR
 158         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 159
 160         pnp_write_register(dev, 0x31, 0xce); // GPIO1 DIR
 161         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 162         pnp_write_register(dev, 0x33, 0x0f); // GPIO2 DIR
 163         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 164         pnp_write_register(dev, 0x35, 0xa8); // GPIO3 DIR
 165         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 166         pnp_write_register(dev, 0x37, 0xa8); // GPIO4 DIR
 167         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 168
 169         pnp_write_register(dev, 0x39, 0x00); // GPIO1 OUT
 170         pnp_write_register(dev, 0x40, 0x80); // GPIO2/MISC OUT
 171         pnp_write_register(dev, 0x41, 0x00); // GPIO5 OUT
 172         pnp_write_register(dev, 0x42, 0xa8); // GPIO5 DIR
 173         pnp_write_register(dev, 0x43, 0x00); // GPIO5 POL
 174         pnp_write_register(dev, 0x44, 0x00); // GPIO ALT1
 175         pnp_write_register(dev, 0x45, 0x50); // GPIO ALT2
 176         pnp_write_register(dev, 0x46, 0x00); // GPIO ALT3
 177
 178         pnp_write_register(dev, 0x48, 0x55); // GPIO ALT5
 179         pnp_write_register(dev, 0x49, 0x55); // GPIO ALT6
 180         pnp_write_register(dev, 0x4a, 0x55); // GPIO ALT7
 181         pnp_write_register(dev, 0x4b, 0x55); // GPIO ALT8
 182         pnp_write_register(dev, 0x4c, 0x55); // GPIO ALT9
 183         pnp_write_register(dev, 0x4d, 0x55); // GPIO ALT10
 184
 185         pnp_exit_ext_func_mode(dev);
 186 }
 187
 188 static void rcba_config(void)
 189 {
 190         /* Set up virtual channel 0 */
 191         //RCBA32(0x0014) = 0x80000001;
 192         //RCBA32(0x001c) = 0x03128010;
 193
 194         /* Device 1f interrupt pin register */
 195         RCBA32(0x3100) = 0x00042220;
 196         /* Device 1d interrupt pin register */
 197         RCBA32(0x310c) = 0x00214321;
 198
 199         /* dev irq route register */
 200         RCBA16(0x3140) = 0x0232;
 201         RCBA16(0x3142) = 0x3246;
 202         RCBA16(0x3144) = 0x0237;
 203         RCBA16(0x3146) = 0x3201;
 204         RCBA16(0x3148) = 0x3216;
 205
 206         /* Enable IOAPIC */
 207         RCBA8(0x31ff) = 0x03;
 208
 209         /* Enable upper 128bytes of CMOS */
 210         RCBA32(0x3400) = (1 << 2);
 211
 212         /* Disable unused devices */
 213         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_INTLAN | FD_ACMOD | FD_ACAUD | FD_PATA;
 214         RCBA32(0x3418) |= (1 << 0); // Required.
 215
 216         /* Enable PCIe Root Port Clock Gate */
 217         // RCBA32(0x341c) = 0x00000001;
 218
 219
 220         /* This should probably go into the ACPI enable trap */
 221         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 222         RCBA32(0x1e84) = 0x00020001;
 223         RCBA32(0x1e80) = 0x0000fe01;
 224
 225         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 226         RCBA32(0x1e9c) = 0x000200f0;
 227         RCBA32(0x1e98) = 0x000c0801;
 228 }
 229
 230 static void early_ich7_init(void)
 231 {
 232         uint8_t reg8;
 233         uint32_t reg32;
 234
 235         // program secondary mlt XXX byte?
 236         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 237
 238         // reset rtc power status
 239         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 240         reg8 &= ~(1 << 2);
 241         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 242
 243         // usb transient disconnect
 244         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 245         reg8 |= (3 << 0);
 246         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 247
 248         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 249         reg32 |= (1 << 29) | (1 << 17);
 250         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 251
 252         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 253         reg32 |= (1 << 31) | (1 << 27);
 254         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 255
 256         RCBA32(0x0088) = 0x0011d000;
 257         RCBA16(0x01fc) = 0x060f;
 258         RCBA32(0x01f4) = 0x86000040;
 259         RCBA32(0x0214) = 0x10030549;
 260         RCBA32(0x0218) = 0x00020504;
 261         RCBA8(0x0220) = 0xc5;
 262         reg32 = RCBA32(0x3410);
 263         reg32 |= (1 << 6);
 264         RCBA32(0x3410) = reg32;
 265         reg32 = RCBA32(0x3430);
 266         reg32 &= ~(3 << 0);
 267         reg32 |= (1 << 0);
 268         RCBA32(0x3430) = reg32;
 269         RCBA32(0x3418) |= (1 << 0);
 270         RCBA16(0x0200) = 0x2008;
 271         RCBA8(0x2027) = 0x0d;
 272         RCBA16(0x3e08) |= (1 << 7);
 273         RCBA16(0x3e48) |= (1 << 7);
 274         RCBA32(0x3e0e) |= (1 << 7);
 275         RCBA32(0x3e4e) |= (1 << 7);
 276
 277         // next step only on ich7m b0 and later:
 278         reg32 = RCBA32(0x2034);
 279         reg32 &= ~(0x0f << 16);
 280         reg32 |= (5 << 16);
 281         RCBA32(0x2034) = reg32;
 282 }
 283
 284 #include <cbmem.h>
 285
 286 // Now, this needs to be included because it relies on the symbol
 287 // __PRE_RAM_ being set during CAR stage (in order to compile the
 288 // BSS free versions of the functions). Either rewrite the code
 289 // to be always BSS free, or invent a flag that's better suited than
 290 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 291 //
 292 #include "lib/cbmem.c"
 293
 294 void main(unsigned long bist)
 295 {
 296         u32 reg32;
 297         int boot_mode = 0;
 298
 299         if (bist == 0) {
 300                 enable_lapic();
 301         }
 302
 303 #if 0
 304         /* Force PCIRST# */
 305         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 306         udelay(200 * 1000);
 307         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 308 #endif
 309
 310         ich7_enable_lpc();
 311         early_superio_config();
 312
 313         /* Set up the console */
 314         uart_init();
 315
 316 #if CONFIG_USBDEBUG
 317         i82801gx_enable_usbdebug(1);
 318         early_usbdebug_init();
 319 #endif
 320         console_init();
 321
 322         /* Halt if there was a built in self test failure */
 323         report_bist_failure(bist);
 324
 325         if (MCHBAR16(SSKPD) == 0xCAFE) {
 326                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 327                 outb(0x6, 0xcf9);
 328                 while (1) asm("hlt");
 329         }
 330
 331         /* Perform some early chipset initialization required
 332          * before RAM initialization can work
 333          */
 334         i945_early_initialization();
 335
 336         /* Read PM1_CNT */
 337         reg32 = inl(DEFAULT_PMBASE + 0x04);
 338         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 339         if (((reg32 >> 10) & 7) == 5) {
 340 #if CONFIG_HAVE_ACPI_RESUME
 341                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 342                 boot_mode = 2;
 343                 /* Clear SLP_TYPE. This will break stage2 but
 344                  * we care for that when we get there.
 345                  */
 346                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 347
 348 #else
 349                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 350 #endif
 351         }
 352
 353         /* Enable SPD ROMs and DDR-II DRAM */
 354         enable_smbus();
 355
 356 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 357         dump_spd_registers();
 358 #endif
 359
 360         sdram_initialize(boot_mode);
 361
 362         /* Perform some initialization that must run before stage2 */
 363         early_ich7_init();
 364
 365         /* This should probably go away. Until now it is required
 366          * and mainboard specific
 367          */
 368         rcba_config();
 369
 370         /* Chipset Errata! */
 371         fixup_i945_errata();
 372
 373         /* Initialize the internal PCIe links before we go into stage2 */
 374         i945_late_initialization();
 375
 376 #if CONFIG_HAVE_ACPI_RESUME == 0
 377         /* When doing resume, we must not overwrite RAM */
 378 #if CONFIG_DEBUG_RAM_SETUP
 379         sdram_dump_mchbar_registers();
 380
 381         {
 382                 /* This will not work if TSEG is in place! */
 383                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 384
 385                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 386                 ram_check(0x00000000, 0x000a0000);
 387                 ram_check(0x00100000, tom);
 388         }
 389 #endif
 390 #endif
 391         MCHBAR16(SSKPD) = 0xCAFE;
 392
 393 #if CONFIG_HAVE_ACPI_RESUME
 394         /* Start address of high memory tables */
 395         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 396
 397         /* If there is no high memory area, we didn't boot before, so
 398          * this is not a resume. In that case we just create the cbmem toc.
 399          */
 400         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 401                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 402
 403                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 404                  * through stage 2. We could keep stuff like stack and heap in high tables
 405                  * memory completely, but that's a wonderful clean up task for another
 406                  * day.
 407                  */
 408                 if (resume_backup_memory)
 409                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 410
 411                 /* Magic for S3 resume */
 412                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 413         }
 414 #endif
 415 }
 416