src/mainboard/eaglelion/5bcm/Config.lb

   1 ##
   2 ## Compute the location and size of where this firmware image
   3 ## (coreboot plus bootloader) will live in the boot rom chip.
   4 ##
   5 if USE_FALLBACK_IMAGE
   6         default ROM_SECTION_SIZE   = FALLBACK_SIZE
   7         default ROM_SECTION_OFFSET = ( ROM_SIZE - FALLBACK_SIZE )
   8 else
   9         default ROM_SECTION_SIZE   = ( ROM_SIZE - FALLBACK_SIZE )
  10         default ROM_SECTION_OFFSET = 0
  11 end
  12
  13 ##
  14 ## Compute the start location and size size of
  15 ## The coreboot bootloader.
  16 ##
  17 default CONFIG_ROM_PAYLOAD_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  18 default PAYLOAD_SIZE            = ( ROM_SECTION_SIZE - ROM_IMAGE_SIZE )
  19
  20 ##
  21 ## Compute where this copy of coreboot will start in the boot rom
  22 ##
  23 default _ROMBASE      = ( CONFIG_ROM_PAYLOAD_START + PAYLOAD_SIZE )
  24
  25 ##
  26 ## Compute a range of ROM that can cached to speed up coreboot,
  27 ## execution speed.
  28 ##
  29 ## XIP_ROM_SIZE must be a power of 2.
  30 ## XIP_ROM_BASE must be a multiple of XIP_ROM_SIZE
  31 ##
  32 default XIP_ROM_SIZE=65536
  33 default XIP_ROM_BASE = ( _ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE )
  34
  35 ##
  36 ## Set all of the defaults for an x86 architecture
  37 ##
  38
  39 arch i386 end
  40
  41 ##
  42 ## Build the objects we have code for in this directory.
  43 ##
  44
  45 driver mainboard.o
  46
  47 if HAVE_PIRQ_TABLE object irq_tables.o end
  48 #object reset.o
  49
  50 ##
  51 ## Romcc output
  52 ##
  53 makerule ./failover.E
  54         depends "$(MAINBOARD)/failover.c ./romcc"
  55         action "./romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
  56 end
  57
  58 makerule ./failover.inc
  59         depends "$(MAINBOARD)/failover.c ./romcc"
  60         action "./romcc    -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
  61 end
  62
  63 makerule ./auto.E
  64         depends "$(MAINBOARD)/auto.c option_table.h ./romcc"
  65         action  "./romcc -E -mcpu=i386 -O -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
  66 end
  67 makerule ./auto.inc
  68         depends "$(MAINBOARD)/auto.c option_table.h ./romcc"
  69         action  "./romcc    -mcpu=i386 -O -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
  70 end
  71
  72 ##
  73 ## Build our 16 bit and 32 bit coreboot entry code
  74 ##
  75 mainboardinit cpu/x86/16bit/entry16.inc
  76 mainboardinit cpu/x86/32bit/entry32.inc
  77 ldscript /cpu/x86/16bit/entry16.lds
  78 ldscript /cpu/x86/32bit/entry32.lds
  79
  80 ##
  81 ## Build our reset vector (This is where coreboot is entered)
  82 ##
  83 if USE_FALLBACK_IMAGE
  84         mainboardinit cpu/x86/16bit/reset16.inc
  85         ldscript /cpu/x86/16bit/reset16.lds
  86 else
  87         mainboardinit cpu/x86/32bit/reset32.inc
  88         ldscript /cpu/x86/32bit/reset32.lds
  89 end
  90
  91 ### Should this be in the northbridge code?
  92 mainboardinit arch/i386/lib/cpu_reset.inc
  93
  94 ##
  95 ## Include an id string (For safe flashing)
  96 ##
  97 mainboardinit arch/i386/lib/id.inc
  98 ldscript /arch/i386/lib/id.lds
  99
 100 ###
 101 ### This is the early phase of coreboot startup
 102 ### Things are delicate and we test to see if we should
 103 ### failover to another image.
 104 ###
 105 if USE_FALLBACK_IMAGE
 106         ldscript /arch/i386/lib/failover.lds
 107         mainboardinit ./failover.inc
 108 end
 109
 110 ###
 111 ### O.k. We aren't just an intermediary anymore!
 112 ###
 113
 114 ##
 115 ## Setup RAM
 116 ##
 117 mainboardinit cpu/x86/fpu/enable_fpu.inc
 118 mainboardinit cpu/amd/model_gx1/cpu_setup.inc
 119 mainboardinit cpu/amd/model_gx1/gx_setup.inc
 120 mainboardinit ./auto.inc
 121
 122 ##
 123 ## Include the secondary Configuration files
 124 ##
 125 dir /pc80
 126 config chip.h
 127
 128 chip northbridge/amd/gx1
 129   device pci_domain 0 on
 130     device pci 0.0 on end
 131       chip southbridge/amd/cs5530
 132         device pci 12.0 on
 133           chip superio/nsc/pc97317
 134             device pnp 2e.0 on          # Keyboard
 135                io 0x60 = 0x60
 136                io 0x62 = 0x64
 137               irq 0x70 = 1
 138             end
 139             device pnp 2e.1 on          # Mouse
 140               irq 0x70 = 12
 141             end
 142             device pnp 2e.2 on          # RTC
 143                io 0x60 = 0x70
 144               irq 0x70 = 8
 145             end
 146             device pnp 2e.3 off         # FDC
 147             end
 148             device pnp 2e.4 on          # Parallel Port
 149                io 0x60 = 0x378
 150               irq 0x70 = 7
 151             end
 152             device pnp 2e.5 on          # COM2
 153                io 0x60 = 0x2f8
 154               irq 0x70 = 3
 155             end
 156             device pnp 2e.6 on          # COM1
 157                io 0x60 = 0x3f8
 158               irq 0x70 = 4
 159             end
 160             device pnp 2e.7 on          # GPIO
 161                io 0x60 = 0xe0
 162             end
 163             device pnp 2e.8 on          # Power Management
 164                io 0x60 = 0xe800
 165             end
 166             register "com1" = "{115200}"
 167             register "com2" = "{38400}"
 168           end
 169         device pci 12.1 off end         # SMI
 170         device pci 12.2 on  end         # IDE
 171         device pci 12.3 off end         # Audio
 172         device pci 12.4 off end         # VGA
 173       end
 174     end
 175   end
 176
 177   chip cpu/amd/model_gx1
 178   end
 179
 180 end
 181