src/mainboard/asus/a8v-e_se/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2007 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 unsigned int get_sbdn(unsigned bus);
  28
  29 /* Used by raminit. */
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 /* Used by init_cpus and fidvid */
  33 #define SET_FIDVID 1
  34
  35 /* If we want to wait for core1 done before DQS training, set it to 0. */
  36 #define SET_FIDVID_CORE0_ONLY 1
  37
  38 #include <stdint.h>
  39 #include <string.h>
  40 #include <device/pci_def.h>
  41 #include <arch/io.h>
  42 #include <device/pnp_def.h>
  43 #include <arch/romcc_io.h>
  44 #include <cpu/x86/lapic.h>
  45 #include <pc80/mc146818rtc.h>
  46 #include <console/console.h>
  47 #include <cpu/amd/model_fxx_rev.h>
  48 #include "northbridge/amd/amdk8/raminit.h"
  49 #include "cpu/amd/model_fxx/apic_timer.c"
  50 #include "lib/delay.c"
  51 #include "cpu/x86/lapic/boot_cpu.c"
  52 #include "northbridge/amd/amdk8/reset_test.c"
  53 #include "northbridge/amd/amdk8/early_ht.c"
  54 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  55 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  56 #include "northbridge/amd/amdk8/debug.c" /* After vt8237r_early_smbus.c! */
  57 #include "cpu/x86/mtrr/earlymtrr.c"
  58 #include "cpu/x86/bist.h"
  59 #include "northbridge/amd/amdk8/setup_resource_map.c"
  60
  61 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  62 #define GPIO_DEV PNP_DEV(0x2e, W83627EHG_GPIO_SUSLED)
  63 #define ACPI_DEV PNP_DEV(0x2e, W83627EHG_ACPI)
  64 #define RTC_DEV PNP_DEV(0x2e, W83627EHG_RTC)
  65
  66 static void memreset(int controllers, const struct mem_controller *ctrl)
  67 {
  68 }
  69
  70 static inline int spd_read_byte(unsigned device, unsigned address)
  71 {
  72         return smbus_read_byte(device, address);
  73 }
  74
  75 static void activate_spd_rom(const struct mem_controller *ctrl)
  76 {
  77 }
  78
  79 #include <reset.h>
  80 void soft_reset(void)
  81 {
  82         uint8_t tmp;
  83
  84         set_bios_reset();
  85         print_debug("soft reset \n");
  86
  87         /* PCI reset */
  88         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
  89         tmp |= 0x01;
  90         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
  91
  92         while (1) {
  93                 /* daisy daisy ... */
  94                 hlt();
  95         }
  96 }
  97
  98 // defines S3_NVRAM_EARLY:
  99 #include "southbridge/via/k8t890/k8t890_early_car.c"
 100
 101 #define K8_4RANK_DIMM_SUPPORT 1
 102
 103 #include "northbridge/amd/amdk8/amdk8.h"
 104 #include "northbridge/amd/amdk8/incoherent_ht.c"
 105 #include "northbridge/amd/amdk8/coherent_ht.c"
 106 #include "northbridge/amd/amdk8/raminit.c"
 107 #include "lib/generic_sdram.c"
 108
 109 #include "cpu/amd/dualcore/dualcore.c"
 110
 111 #include "cpu/amd/car/post_cache_as_ram.c"
 112 #include "cpu/amd/model_fxx/init_cpus.c"
 113 #include "cpu/amd/model_fxx/fidvid.c"
 114 #include "northbridge/amd/amdk8/resourcemap.c"
 115
 116 unsigned int get_sbdn(unsigned bus)
 117 {
 118         device_t dev;
 119
 120         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 121                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 122         return (dev >> 15) & 0x1f;
 123 }
 124
 125 static void sio_init(void)
 126 {
 127         u8 reg;
 128
 129         pnp_enter_ext_func_mode(SERIAL_DEV);
 130         /* We have 24MHz input. */
 131         reg = pnp_read_config(SERIAL_DEV, 0x24);
 132         pnp_write_config(SERIAL_DEV, 0x24, (reg & ~0x40));
 133         /* We have GPIO for KB/MS pin. */
 134         reg = pnp_read_config(SERIAL_DEV, 0x2a);
 135         pnp_write_config(SERIAL_DEV, 0x2a, (reg | 1));
 136         /* We have all RESTOUT and even some reserved bits, too. */
 137         reg = pnp_read_config(SERIAL_DEV, 0x2c);
 138         pnp_write_config(SERIAL_DEV, 0x2c, (reg | 0xf0));
 139         pnp_exit_ext_func_mode(SERIAL_DEV);
 140
 141         pnp_enter_ext_func_mode(ACPI_DEV);
 142         pnp_set_logical_device(ACPI_DEV);
 143         /*
 144          * Set the delay rising time from PWROK_LP to PWROK_ST to
 145          * 300 - 600ms, and 0 to vice versa.
 146          */
 147         reg = pnp_read_config(ACPI_DEV, 0xe6);
 148         pnp_write_config(ACPI_DEV, 0xe6, (reg & 0xf0));
 149         /* 1 Use external suspend clock source 32.768KHz. Undocumented?? */
 150         reg = pnp_read_config(ACPI_DEV, 0xe4);
 151         pnp_write_config(ACPI_DEV, 0xe4, (reg | 0x10));
 152         pnp_exit_ext_func_mode(ACPI_DEV);
 153
 154         pnp_enter_ext_func_mode(GPIO_DEV);
 155         pnp_set_logical_device(GPIO_DEV);
 156         /* Set memory voltage to 2.75V, vcore offset + 100mV, 1.5V chipset voltage. */
 157         pnp_write_config(GPIO_DEV, 0x30, 0x09); /* Enable GPIO 2 & GPIO 5. */
 158         pnp_write_config(GPIO_DEV, 0xe2, 0x00); /* No inversion */
 159         pnp_write_config(GPIO_DEV, 0xe5, 0x00); /* No inversion */
 160         pnp_write_config(GPIO_DEV, 0xe3, 0x03); /* 0000 0011, 0=output 1=input */
 161         pnp_write_config(GPIO_DEV, 0xe0, 0xde); /* 1101 1110, 0=output 1=input */
 162         pnp_write_config(GPIO_DEV, 0xe1, 0x01); /* Set output val. */
 163         pnp_write_config(GPIO_DEV, 0xe4, 0xb4); /* Set output val (1011 0100). */
 164         pnp_exit_ext_func_mode(GPIO_DEV);
 165 }
 166
 167 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 168 {
 169         static const uint16_t spd_addr[] = {
 170                 // Node 0
 171                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 172                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 173                 // Node 1
 174                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 175                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 176         };
 177         unsigned bsp_apicid = 0;
 178         int needs_reset = 0;
 179         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 180                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 181
 182         sio_init();
 183         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 184         uart_init();
 185         console_init();
 186         enable_rom_decode();
 187
 188         print_info("now booting... fallback\n");
 189
 190         /* Is this a CPU only reset? Or is this a secondary CPU? */
 191         if (!cpu_init_detectedx && boot_cpu()) {
 192                 /* Nothing special needs to be done to find bus 0. */
 193                 /* Allow the HT devices to be found. */
 194                 enumerate_ht_chain();
 195         }
 196
 197         sio_init();
 198         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 199         uart_init();
 200         console_init();
 201         enable_rom_decode();
 202
 203         print_info("now booting... real_main\n");
 204
 205         if (bist == 0)
 206                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 207
 208         /* Halt if there was a built in self test failure. */
 209         report_bist_failure(bist);
 210
 211         setup_default_resource_map();
 212         setup_coherent_ht_domain();
 213         wait_all_core0_started();
 214
 215         print_info("now booting... Core0 started\n");
 216
 217 #if CONFIG_LOGICAL_CPUS==1
 218         /* It is said that we should start core1 after all core0 launched. */
 219         start_other_cores();
 220         wait_all_other_cores_started(bsp_apicid);
 221 #endif
 222         init_timer();
 223         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 224
 225         needs_reset = optimize_link_coherent_ht();
 226         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 227         needs_reset |= k8t890_early_setup_ht();
 228
 229         if (needs_reset) {
 230                 print_debug("ht reset -\n");
 231                 soft_reset();
 232         }
 233
 234         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 235         enable_fid_change();
 236         init_fidvid_bsp(bsp_apicid);
 237
 238         /* Stop the APs so we can start them later in init. */
 239         allow_all_aps_stop(bsp_apicid);
 240
 241         /* It's the time to set ctrl now. */
 242         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 243
 244         enable_smbus();
 245         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 246         post_cache_as_ram();
 247 }
 248