src/mainboard/asi/mb_5blmp/Config.lb

   1 ##
   2 ## Compute the location and size of where this firmware image
   3 ## (coreboot plus bootloader) will live in the boot rom chip.
   4 ##
   5 if USE_FALLBACK_IMAGE
   6         default ROM_SECTION_SIZE   = FALLBACK_SIZE
   7         default ROM_SECTION_OFFSET = ( ROM_SIZE - FALLBACK_SIZE )
   8 else
   9         default ROM_SECTION_SIZE   = ( ROM_SIZE - FALLBACK_SIZE )
  10         default ROM_SECTION_OFFSET = 0
  11 end
  12
  13 ##
  14 ## Compute the start location and size size of
  15 ## The coreboot bootloader.
  16 ##
  17 default CONFIG_ROM_PAYLOAD_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  18 default PAYLOAD_SIZE            = ( ROM_SECTION_SIZE - ROM_IMAGE_SIZE )
  19
  20 ##
  21 ## Compute where this copy of coreboot will start in the boot rom
  22 ##
  23 default _ROMBASE      = ( CONFIG_ROM_PAYLOAD_START + PAYLOAD_SIZE )
  24
  25 ##
  26 ## Compute a range of ROM that can cached to speed up coreboot,
  27 ## execution speed.
  28 ##
  29 ## XIP_ROM_SIZE must be a power of 2.
  30 ## XIP_ROM_BASE must be a multiple of XIP_ROM_SIZE
  31 ##
  32 default XIP_ROM_SIZE=65536
  33 default XIP_ROM_BASE = ( _ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE )
  34
  35 ##
  36 ## Set all of the defaults for an x86 architecture
  37 ##
  38
  39 arch i386 end
  40
  41 ##
  42 ## Build the objects we have code for in this directory.
  43 ##
  44
  45 driver mainboard.o
  46
  47 if HAVE_PIRQ_TABLE
  48         object irq_tables.o
  49 end
  50
  51 ##
  52 ## Romcc output
  53 ##
  54 # makerule ./failover.E
  55 #       depends "$(MAINBOARD)/failover.c ./romcc"
  56 #       action "./romcc -E -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
  57 # end
  58 #
  59 # makerule ./failover.inc
  60 #       depends "$(MAINBOARD)/failover.c ./romcc"
  61 #       action "./romcc    -O --label-prefix=failover -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/failover.c -o $@"
  62 # end
  63
  64 makerule ./auto.E
  65         depends "$(MAINBOARD)/auto.c ./romcc"
  66         action  "./romcc -E -mcpu=i386 -O -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
  67 end
  68 makerule ./auto.inc
  69         depends "$(MAINBOARD)/auto.c ./romcc"
  70         action  "./romcc    -mcpu=i386 -O -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/auto.c -o $@"
  71 end
  72
  73 ##
  74 ## Build our 16 bit and 32 bit coreboot entry code
  75 ##
  76 mainboardinit cpu/x86/16bit/entry16.inc
  77 mainboardinit cpu/x86/32bit/entry32.inc
  78 ldscript /cpu/x86/16bit/entry16.lds
  79 ldscript /cpu/x86/32bit/entry32.lds
  80
  81 ##
  82 ## Build our reset vector (This is where coreboot is entered)
  83 ##
  84 if USE_FALLBACK_IMAGE
  85         mainboardinit cpu/x86/16bit/reset16.inc
  86         ldscript /cpu/x86/16bit/reset16.lds
  87 else
  88         mainboardinit cpu/x86/32bit/reset32.inc
  89         ldscript /cpu/x86/32bit/reset32.lds
  90 end
  91
  92 ### Should this be in the northbridge code?
  93 mainboardinit arch/i386/lib/cpu_reset.inc
  94
  95 ##
  96 ## Include an id string (For safe flashing)
  97 ##
  98 mainboardinit arch/i386/lib/id.inc
  99 ldscript /arch/i386/lib/id.lds
 100
 101 ###
 102 ### This is the early phase of coreboot startup
 103 ### Things are delicate and we test to see if we should
 104 ### failover to another image.
 105 ###
 106 # if USE_FALLBACK_IMAGE
 107 #       ldscript /arch/i386/lib/failover.lds
 108 #       mainboardinit ./failover.inc
 109 # end
 110
 111 ###
 112 ### O.k. We aren't just an intermediary anymore!
 113 ###
 114
 115 ##
 116 ## Setup RAM
 117 ##
 118 mainboardinit cpu/x86/fpu/enable_fpu.inc
 119 mainboardinit cpu/amd/model_gx1/cpu_setup.inc
 120 mainboardinit cpu/amd/model_gx1/gx_setup.inc
 121 mainboardinit ./auto.inc
 122
 123 ##
 124 ## Include the secondary Configuration files
 125 ##
 126 dir /pc80
 127 config chip.h
 128
 129 chip northbridge/amd/gx1                # Northbridge
 130   device pci_domain 0 on
 131     device pci 0.0 on end               # Host bridge
 132     chip southbridge/amd/cs5530         # Southbridge
 133       device pci 0f.0 off end           # Ethernet (Realtek RTL8139B)
 134       device pci 12.0 on                # ISA bridge
 135         chip superio/nsc/pc87351        # Super I/O
 136           device pnp 2e.4 on            # PS/2 keyboard (+ mouse?)
 137             io 0x60 = 0x60
 138             io 0x62 = 0x64
 139             irq 0x70 = 1
 140             # irq 0x72 = 12
 141           end
 142           device pnp 2e.a on            # PS/2 mouse
 143             irq 0x70 = 12
 144           end
 145           device pnp 2e.e on            # COM1
 146             io 0x60 = 0x3f8
 147             irq 0x70 = 4
 148           end
 149           device pnp 2e.f off           # Floppy
 150             io 0x60 = 0x3f2
 151             irq 0x70 = 6
 152             drq 0x74 = 2
 153           end
 154           device pnp 2e.10 on           # Parallel port
 155             io 0x60 = 0x378
 156             irq 0x70 = 7
 157           end
 158           device pnp 2e.12 on           # COM2
 159             io 0x60 = 0x2f8
 160             irq 0x70 = 3
 161           end
 162         end
 163       end
 164       device pci 12.1 off end           # SMI
 165       device pci 12.2 on  end           # IDE
 166       device pci 12.3 on  end           # Audio
 167       device pci 12.4 on  end           # VGA (onboard)
 168       # device pci 12.4 on              # VGA (onboard)
 169       #   chip drivers/pci/onboard
 170       #     device pci 12.4 on end
 171       #     register "rom_address" = "0xfffc0000" # 256 KB image
 172       #     # register "rom_address" = "0xfff80000" # 512 KB image
 173       #     # register "rom_address" = "0xfff00000" # 1 MB image
 174       #   end
 175       # end
 176       device pci 13.0 on end            # USB
 177       register "ide0_enable" = "1"
 178       register "ide1_enable" = "1"
 179     end
 180   end
 181   chip cpu/amd/model_gx1                # CPU
 182   end
 183 end
 184