src/mainboard/amd/torpedo/Oem.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define BIOS_SIZE                      0x04   //04 - 1MB
  21 #define LEGACY_FREE                    0x00
  22 #if CONFIG_ONBOARD_USB30 == 0
  23   #define XHCI_SUPPORT                 0x01
  24 #endif
  25
  26 //#define ACPI_SLEEP_TRAP                0x01   // No sleep trap smi support in coreboot.
  27 //#define SPREAD_SPECTRUM_EPROM_LOAD     0x01
  28
  29 /**
  30  * Module Specific Defines for platform BIOS
  31  *
  32  */
  33
  34 /**
  35  * PCIEX_BASE_ADDRESS - Define PCIE base address
  36  *
  37  * @param[Option]     MOVE_PCIEBAR_TO_F0000000 Set PCIe base address to 0xF7000000
  38  */
  39 #ifdef  MOVE_PCIEBAR_TO_F0000000
  40   #define PCIEX_BASE_ADDRESS           0xF7000000
  41 #else
  42   #define PCIEX_BASE_ADDRESS           0xE0000000
  43 #endif
  44
  45 /**
  46  * SMBUS0_BASE_ADDRESS - Smbus base address
  47  *
  48  */
  49 #ifndef SMBUS0_BASE_ADDRESS
  50   #define SMBUS0_BASE_ADDRESS          0xB00
  51 #endif
  52
  53 /**
  54  * SMBUS1_BASE_ADDRESS - Smbus1 (ASF) base address
  55  *
  56  */
  57 #ifndef SMBUS1_BASE_ADDRESS
  58   #define SMBUS1_BASE_ADDRESS          0xB20
  59 #endif
  60
  61 /**
  62  * SIO_PME_BASE_ADDRESS - Super IO PME base address
  63  *
  64  */
  65 #ifndef SIO_PME_BASE_ADDRESS
  66   #define SIO_PME_BASE_ADDRESS         0xE00
  67 #endif
  68
  69 /**
  70  * SPI_BASE_ADDRESS - SPI controller (ROM) base address
  71  *
  72  */
  73 #ifndef SPI_BASE_ADDRESS
  74   #define SPI_BASE_ADDRESS             0xFEC10000
  75 #endif
  76
  77 /**
  78  * WATCHDOG_TIMER_BASE_ADDRESS - WATCHDOG timer base address
  79  *
  80  */
  81 #ifndef WATCHDOG_TIMER_BASE_ADDRESS
  82   #define WATCHDOG_TIMER_BASE_ADDRESS  0xFEC000F0        // Watchdog Timer Base Address
  83 #endif
  84
  85 /**
  86  * HPET_BASE_ADDRESS - HPET base address
  87  *
  88  */
  89 #ifndef HPET_BASE_ADDRESS
  90   #define HPET_BASE_ADDRESS            0xFED00000        // HPET Base address
  91 #endif
  92
  93 /**
  94  * ALT_ADDR_400 - For some BIOS codebases which use 0x400 as ACPI base address
  95  *
  96  */
  97 #ifdef ALT_ADDR_400
  98   #define ACPI_BLK_BASE                0x400
  99 #else
 100   #define ACPI_BLK_BASE                0x800
 101 #endif
 102
 103 #define PM1_STATUS_OFFSET              0x00
 104 #define PM1_ENABLE_OFFSET              0x02
 105 #define PM1_CONTROL_OFFSET             0x04
 106 #define PM_TIMER_OFFSET                0x08
 107 #define CPU_CONTROL_OFFSET             0x10
 108 #define EVENT_STATUS_OFFSET            0x20
 109 #define EVENT_ENABLE_OFFSET            0x24
 110
 111 /**
 112  * PM1_EVT_BLK_ADDRESS - ACPI power management Event Block base address
 113  *
 114  */
 115 #define PM1_EVT_BLK_ADDRESS           ACPI_BLK_BASE + PM1_STATUS_OFFSET     // AcpiPm1EvtBlkAddr
 116
 117 /**
 118  * PM1_CNT_BLK_ADDRESS - ACPI power management Control block base address
 119  *
 120  */
 121 #define PM1_CNT_BLK_ADDRESS           ACPI_BLK_BASE + PM1_CONTROL_OFFSET    // AcpiPm1CntBlkAddr
 122
 123 /**
 124  * PM1_TMR_BLK_ADDRESS - ACPI power management Timer block base address
 125  *
 126  */
 127 #define PM1_TMR_BLK_ADDRESS           ACPI_BLK_BASE + PM_TIMER_OFFSET       // AcpiPmTmrBlkAddr
 128
 129 /**
 130  * CPU_CNT_BLK_ADDRESS - ACPI power management CPU Control block base address
 131  *
 132  */
 133 #define CPU_CNT_BLK_ADDRESS           ACPI_BLK_BASE + CPU_CONTROL_OFFSET    // CpuControlBlkAddr
 134
 135 /**
 136  * GPE0_BLK_ADDRESS - ACPI power management General Purpose Event block base address
 137  *
 138  */
 139 #define GPE0_BLK_ADDRESS              ACPI_BLK_BASE + EVENT_STATUS_OFFSET   // AcpiGpe0BlkAddr
 140
 141 /**
 142  * SMI_CMD_PORT - ACPI SMI Command block base address
 143  *
 144  */
 145 #define SMI_CMD_PORT                  0xB0              // SmiCmdPortAddr
 146
 147 /**
 148  * ACPI_PMA_CNT_BLK_ADDRESS - ACPI power management additional control block base address
 149  *
 150  */
 151 #define ACPI_PMA_CNT_BLK_ADDRESS      0xFE00            // AcpiPmaCntBlkAddr
 152
 153 /**
 154  * SATA_IDE_MODE_SSID - Sata controller IDE mode SSID.
 155  *    Define value for SSID while SATA controller set to IDE mode.
 156  */
 157 #define SATA_IDE_MODE_SSID           0x78001022
 158 /**
 159  * SATA_RAID_MODE_SSID - Sata controller RAID mode SSID.
 160  *    Define value for SSID while SATA controller set to RAID mode.
 161  */
 162 #define SATA_RAID_MODE_SSID          0x78021022
 163
 164 /**
 165  * SATA_RAID5_MODE_SSID - Sata controller RAID5 mode SSID.
 166  *    Define value for SSID while SATA controller set to RAID5 mode.
 167  */
 168 #define SATA_RAID5_MODE_SSID         0x78031022
 169
 170 /**
 171  * SATA_AHCI_MODE_SSID - Sata controller AHCI mode SSID.
 172  *    Define value for SSID while SATA controller set to AHCI mode.
 173  */
 174 #define SATA_AHCI_SSID               0x78011022
 175
 176 /**
 177  * OHCI_SSID - All SB OHCI controllers SSID value.
 178  *
 179  */
 180 #define OHCI_SSID                    0x78071022
 181
 182 /**
 183  * EHCI_SSID - All SB EHCI controllers SSID value.
 184  *
 185  */
 186 #define EHCI_SSID                    0x78081022
 187
 188 /**
 189  * OHCI4_SSID - OHCI (USB 1.1 mode *HW force) controllers SSID value.
 190  *
 191  */
 192 #define OHCI4_SSID                   0x78091022
 193
 194 /**
 195  * SMBUS_SSID - Smbus controller (South Bridge device 0x14 function 0) SSID value.
 196  *
 197  */
 198 #define SMBUS_SSID                   0x780B1022
 199
 200 /**
 201  * IDE_SSID - SATA IDE controller (South Bridge device 0x14 function 1) SSID value.
 202  *
 203  */
 204 #define IDE_SSID                     0x780C1022
 205
 206 /**
 207  * AZALIA_SSID - AZALIA controller (South Bridge device 0x14 function 2) SSID value.
 208  *
 209  */
 210 #define AZALIA_SSID                  0x780D1022
 211
 212 /**
 213  * LPC_SSID - LPC controller (South Bridge device 0x14 function 3) SSID value.
 214  *
 215  */
 216 #define LPC_SSID                     0x780E1022
 217
 218 /**
 219  * PCIB_SSID - PCIB controller (South Bridge device 0x14 function 4) SSID value.
 220  *
 221  */
 222 #define PCIB_SSID                    0x780F1022
 223