src/mainboard/amd/torpedo/Oem.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19 #ifndef BIOS_SIZE
  20         #define BIOS_SIZE                      0x04   //04 - 1MB
  21 #endif
  22 #define LEGACY_FREE                    0x00
  23 #if CONFIG_ONBOARD_USB30 == 0
  24   #define XHCI_SUPPORT                 0x01
  25 #endif
  26
  27 //#define ACPI_SLEEP_TRAP                0x01   // No sleep trap smi support in coreboot.
  28 //#define SPREAD_SPECTRUM_EPROM_LOAD     0x01
  29
  30 /**
  31  * Module Specific Defines for platform BIOS
  32  *
  33  */
  34
  35 /**
  36  * PCIEX_BASE_ADDRESS - Define PCIE base address
  37  *
  38  * @param[Option]     MOVE_PCIEBAR_TO_F0000000 Set PCIe base address to 0xF7000000
  39  */
  40 #ifdef  MOVE_PCIEBAR_TO_F0000000
  41   #define PCIEX_BASE_ADDRESS           0xF7000000
  42 #else
  43   #define PCIEX_BASE_ADDRESS           0xE0000000
  44 #endif
  45
  46 /**
  47  * SMBUS0_BASE_ADDRESS - Smbus base address
  48  *
  49  */
  50 #ifndef SMBUS0_BASE_ADDRESS
  51   #define SMBUS0_BASE_ADDRESS          0xB00
  52 #endif
  53
  54 /**
  55  * SMBUS1_BASE_ADDRESS - Smbus1 (ASF) base address
  56  *
  57  */
  58 #ifndef SMBUS1_BASE_ADDRESS
  59   #define SMBUS1_BASE_ADDRESS          0xB20
  60 #endif
  61
  62 /**
  63  * SIO_PME_BASE_ADDRESS - Super IO PME base address
  64  *
  65  */
  66 #ifndef SIO_PME_BASE_ADDRESS
  67   #define SIO_PME_BASE_ADDRESS         0xE00
  68 #endif
  69
  70 /**
  71  * SPI_BASE_ADDRESS - SPI controller (ROM) base address
  72  *
  73  */
  74 #ifndef SPI_BASE_ADDRESS
  75   #define SPI_BASE_ADDRESS             0xFEC10000
  76 #endif
  77
  78 /**
  79  * WATCHDOG_TIMER_BASE_ADDRESS - WATCHDOG timer base address
  80  *
  81  */
  82 #ifndef WATCHDOG_TIMER_BASE_ADDRESS
  83   #define WATCHDOG_TIMER_BASE_ADDRESS  0xFEC000F0        // Watchdog Timer Base Address
  84 #endif
  85
  86 /**
  87  * HPET_BASE_ADDRESS - HPET base address
  88  *
  89  */
  90 #ifndef HPET_BASE_ADDRESS
  91   #define HPET_BASE_ADDRESS            0xFED00000        // HPET Base address
  92 #endif
  93
  94 /**
  95  * ALT_ADDR_400 - For some BIOS codebases which use 0x400 as ACPI base address
  96  *
  97  */
  98 #ifdef ALT_ADDR_400
  99   #define ACPI_BLK_BASE                0x400
 100 #else
 101   #define ACPI_BLK_BASE                0x800
 102 #endif
 103
 104 #define PM1_STATUS_OFFSET              0x00
 105 #define PM1_ENABLE_OFFSET              0x02
 106 #define PM1_CONTROL_OFFSET             0x04
 107 #define PM_TIMER_OFFSET                0x08
 108 #define CPU_CONTROL_OFFSET             0x10
 109 #define EVENT_STATUS_OFFSET            0x20
 110 #define EVENT_ENABLE_OFFSET            0x24
 111
 112 /**
 113  * PM1_EVT_BLK_ADDRESS - ACPI power management Event Block base address
 114  *
 115  */
 116 #define PM1_EVT_BLK_ADDRESS           ACPI_BLK_BASE + PM1_STATUS_OFFSET     // AcpiPm1EvtBlkAddr
 117
 118 /**
 119  * PM1_CNT_BLK_ADDRESS - ACPI power management Control block base address
 120  *
 121  */
 122 #define PM1_CNT_BLK_ADDRESS           ACPI_BLK_BASE + PM1_CONTROL_OFFSET    // AcpiPm1CntBlkAddr
 123
 124 /**
 125  * PM1_TMR_BLK_ADDRESS - ACPI power management Timer block base address
 126  *
 127  */
 128 #define PM1_TMR_BLK_ADDRESS           ACPI_BLK_BASE + PM_TIMER_OFFSET       // AcpiPmTmrBlkAddr
 129
 130 /**
 131  * CPU_CNT_BLK_ADDRESS - ACPI power management CPU Control block base address
 132  *
 133  */
 134 #define CPU_CNT_BLK_ADDRESS           ACPI_BLK_BASE + CPU_CONTROL_OFFSET    // CpuControlBlkAddr
 135
 136 /**
 137  * GPE0_BLK_ADDRESS - ACPI power management General Purpose Event block base address
 138  *
 139  */
 140 #define GPE0_BLK_ADDRESS              ACPI_BLK_BASE + EVENT_STATUS_OFFSET   // AcpiGpe0BlkAddr
 141
 142 /**
 143  * SMI_CMD_PORT - ACPI SMI Command block base address
 144  *
 145  */
 146 #define SMI_CMD_PORT                  0xB0              // SmiCmdPortAddr
 147
 148 /**
 149  * ACPI_PMA_CNT_BLK_ADDRESS - ACPI power management additional control block base address
 150  *
 151  */
 152 #define ACPI_PMA_CNT_BLK_ADDRESS      0xFE00            // AcpiPmaCntBlkAddr
 153
 154 /**
 155  * SATA_IDE_MODE_SSID - Sata controller IDE mode SSID.
 156  *    Define value for SSID while SATA controller set to IDE mode.
 157  */
 158 #define SATA_IDE_MODE_SSID           0x78001022
 159 /**
 160  * SATA_RAID_MODE_SSID - Sata controller RAID mode SSID.
 161  *    Define value for SSID while SATA controller set to RAID mode.
 162  */
 163 #define SATA_RAID_MODE_SSID          0x78021022
 164
 165 /**
 166  * SATA_RAID5_MODE_SSID - Sata controller RAID5 mode SSID.
 167  *    Define value for SSID while SATA controller set to RAID5 mode.
 168  */
 169 #define SATA_RAID5_MODE_SSID         0x78031022
 170
 171 /**
 172  * SATA_AHCI_MODE_SSID - Sata controller AHCI mode SSID.
 173  *    Define value for SSID while SATA controller set to AHCI mode.
 174  */
 175 #define SATA_AHCI_SSID               0x78011022
 176
 177 /**
 178  * OHCI_SSID - All SB OHCI controllers SSID value.
 179  *
 180  */
 181 #define OHCI_SSID                    0x78071022
 182
 183 /**
 184  * EHCI_SSID - All SB EHCI controllers SSID value.
 185  *
 186  */
 187 #define EHCI_SSID                    0x78081022
 188
 189 /**
 190  * OHCI4_SSID - OHCI (USB 1.1 mode *HW force) controllers SSID value.
 191  *
 192  */
 193 #define OHCI4_SSID                   0x78091022
 194
 195 /**
 196  * SMBUS_SSID - Smbus controller (South Bridge device 0x14 function 0) SSID value.
 197  *
 198  */
 199 #define SMBUS_SSID                   0x780B1022
 200
 201 /**
 202  * IDE_SSID - SATA IDE controller (South Bridge device 0x14 function 1) SSID value.
 203  *
 204  */
 205 #define IDE_SSID                     0x780C1022
 206
 207 /**
 208  * AZALIA_SSID - AZALIA controller (South Bridge device 0x14 function 2) SSID value.
 209  *
 210  */
 211 #define AZALIA_SSID                  0x780D1022
 212
 213 /**
 214  * LPC_SSID - LPC controller (South Bridge device 0x14 function 3) SSID value.
 215  *
 216  */
 217 #define LPC_SSID                     0x780E1022
 218
 219 /**
 220  * PCIB_SSID - PCIB controller (South Bridge device 0x14 function 4) SSID value.
 221  *
 222  */
 223 #define PCIB_SSID                    0x780F1022
 224