src/mainboard/amd/tilapia_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define RAMINIT_SYSINFO 1
  25
  26 #define SET_NB_CFG_54 1
  27
  28 //used by raminit
  29 #define QRANK_DIMM_SUPPORT 1
  30
  31 //used by incoherent_ht
  32 #define FAM10_SCAN_PCI_BUS 0
  33 #define FAM10_ALLOCATE_IO_RANGE 0
  34
  35 //used by init_cpus and fidvid
  36 #define SET_FIDVID 1
  37 #define SET_FIDVID_CORE_RANGE 0
  38
  39 #include <stdint.h>
  40 #include <string.h>
  41 #include <device/pci_def.h>
  42 #include <device/pci_ids.h>
  43 #include <arch/io.h>
  44 #include <device/pnp_def.h>
  45 #include <arch/romcc_io.h>
  46 #include <cpu/x86/lapic.h>
  47 #include <console/console.h>
  48 #include <cpu/amd/model_10xxx_rev.h>
  49 #include "northbridge/amd/amdfam10/raminit.h"
  50 #include "northbridge/amd/amdfam10/amdfam10.h"
  51 #include <lib.h>
  52
  53 #include "cpu/x86/lapic/boot_cpu.c"
  54 #include "northbridge/amd/amdfam10/reset_test.c"
  55
  56 #include <console/loglevel.h>
  57 #include "cpu/x86/bist.h"
  58
  59 static int smbus_read_byte(u32 device, u32 address);
  60
  61 #include "superio/ite/it8718f/it8718f_early_serial.c"
  62 #include <usbdebug.h>
  63
  64 #include "cpu/x86/mtrr/earlymtrr.c"
  65 #include <cpu/amd/mtrr.h>
  66 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  67
  68 #include "southbridge/amd/rs780/rs780_early_setup.c"
  69 #include "southbridge/amd/sb700/sb700_early_setup.c"
  70 #include "northbridge/amd/amdfam10/debug.c"
  71
  72 static void activate_spd_rom(const struct mem_controller *ctrl)
  73 {
  74 }
  75
  76 static int spd_read_byte(u32 device, u32 address)
  77 {
  78         int result;
  79         result = smbus_read_byte(device, address);
  80         return result;
  81 }
  82
  83 #include "northbridge/amd/amdfam10/amdfam10.h"
  84
  85 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  86 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  87
  88 #include "resourcemap.c"
  89 #include "cpu/amd/quadcore/quadcore.c"
  90
  91 #include "cpu/amd/car/post_cache_as_ram.c"
  92 #include "cpu/amd/microcode/microcode.c"
  93 #include "cpu/amd/model_10xxx/update_microcode.c"
  94 #include "cpu/amd/model_10xxx/init_cpus.c"
  95
  96 #include "northbridge/amd/amdfam10/early_ht.c"
  97 #include "southbridge/amd/sb700/sb700_early_setup.c"
  98
  99 //#include "spd_addr.h"
 100
 101 #define RC00  0
 102 #define RC01  1
 103
 104 #define DIMM0 0x50
 105 #define DIMM1 0x51
 106 #define DIMM2 0x52
 107 #define DIMM3 0x53
 108
 109 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 110 {
 111
 112         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 113         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 114         u32 bsp_apicid = 0;
 115         u32 val;
 116         msr_t msr;
 117
 118         if (!cpu_init_detectedx && boot_cpu()) {
 119                 /* Nothing special needs to be done to find bus 0 */
 120                 /* Allow the HT devices to be found */
 121                 /* mov bsp to bus 0xff when > 8 nodes */
 122                 set_bsp_node_CHtExtNodeCfgEn();
 123                 enumerate_ht_chain();
 124
 125                 sb700_pci_port80();
 126         }
 127
 128         post_code(0x30);
 129
 130         if (bist == 0) {
 131                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 132                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 133         }
 134
 135         post_code(0x32);
 136
 137         enable_rs780_dev8();
 138         sb700_lpc_init();
 139
 140         it8718f_enable_serial(0, CONFIG_TTYS0_BASE);
 141         uart_init();
 142
 143 #if CONFIG_USBDEBUG
 144         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 145         early_usbdebug_init();
 146 #endif
 147
 148         console_init();
 149         printk(BIOS_DEBUG, "\n");
 150
 151 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 152
 153         /* Halt if there was a built in self test failure */
 154         report_bist_failure(bist);
 155
 156         // Load MPB
 157         val = cpuid_eax(1);
 158         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 159         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 160         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 161         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 162
 163         /* Setup sysinfo defaults */
 164         set_sysinfo_in_ram(0);
 165
 166         update_microcode(val);
 167         post_code(0x33);
 168
 169         cpuSetAMDMSR();
 170         post_code(0x34);
 171
 172         amd_ht_init(sysinfo);
 173         post_code(0x35);
 174
 175         /* Setup nodes PCI space and start core 0 AP init. */
 176         finalize_node_setup(sysinfo);
 177
 178         /* Setup any mainboard PCI settings etc. */
 179         setup_mb_resource_map();
 180         post_code(0x36);
 181
 182         /* wait for all the APs core0 started by finalize_node_setup. */
 183         /* FIXME: A bunch of cores are going to start output to serial at once.
 184            It would be nice to fixup prink spinlocks for ROM XIP mode.
 185            I think it could be done by putting the spinlock flag in the cache
 186            of the BSP located right after sysinfo.
 187          */
 188         wait_all_core0_started();
 189
 190  #if CONFIG_LOGICAL_CPUS==1
 191         /* Core0 on each node is configured. Now setup any additional cores. */
 192         printk(BIOS_DEBUG, "start_other_cores()\n");
 193         start_other_cores();
 194         post_code(0x37);
 195         wait_all_other_cores_started(bsp_apicid);
 196  #endif
 197
 198         post_code(0x38);
 199
 200         /* run _early_setup before soft-reset. */
 201         rs780_early_setup();
 202         sb700_early_setup();
 203
 204  #if SET_FIDVID == 1
 205         msr = rdmsr(0xc0010071);
 206         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 207
 208         /* FIXME: The sb fid change may survive the warm reset and only
 209            need to be done once.*/
 210         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 211
 212         post_code(0x39);
 213
 214         if (!warm_reset_detect(0)) {                    // BSP is node 0
 215                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 216         } else {
 217                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 218         }
 219
 220         post_code(0x3A);
 221
 222         /* show final fid and vid */
 223         msr=rdmsr(0xc0010071);
 224         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 225  #endif
 226
 227         rs780_htinit();
 228
 229         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 230         if (!warm_reset_detect(0)) {
 231                 print_info("...WARM RESET...\n\n\n");
 232                 soft_reset();
 233                 die("After soft_reset_x - shouldn't see this message!!!\n");
 234         }
 235
 236         post_code(0x3B);
 237
 238         /* It's the time to set ctrl in sysinfo now; */
 239         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 240         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 241
 242         post_code(0x40);
 243
 244 //      die("Die Before MCT init.");
 245
 246         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 247         raminit_amdmct(sysinfo);
 248         post_code(0x41);
 249
 250 /*
 251         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 252         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 253         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 254         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 255 */
 256
 257 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 258 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 259
 260
 261 //      die("After MCT init before CAR disabled.");
 262
 263         rs780_before_pci_init();
 264         sb700_before_pci_init();
 265
 266         post_code(0x42);
 267         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 268         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 269         post_code(0x43);        // Should never see this post code.
 270 }