src/cpu/intel/model_6fx/cache_as_ram.inc

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2000,2007 Ronald G. Minnich <rminnich@gmail.com>
   5  * Copyright (C) 2007-2008 coresystems GmbH
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <cpu/x86/stack.h>
  22 #include <cpu/x86/mtrr.h>
  23 #include <cpu/x86/post_code.h>
  24
  25 #define CACHE_AS_RAM_SIZE CONFIG_DCACHE_RAM_SIZE
  26 #define CACHE_AS_RAM_BASE CONFIG_DCACHE_RAM_BASE
  27
  28         /* Save the BIST result. */
  29         movl    %eax, %ebp
  30
  31 cache_as_ram:
  32         post_code(0x20)
  33
  34         /* Send INIT IPI to all excluding ourself. */
  35         movl    $0x000C4500, %eax
  36         movl    $0xFEE00300, %esi
  37         movl    %eax, (%esi)
  38
  39         /* Disable prefetchers */
  40         movl    $0x01a0, %ecx
  41         rdmsr
  42         orl     $((1 << 9) | (1 << 19)), %eax
  43         orl     $((1 << 5) | (1 << 7)), %edx
  44         wrmsr
  45
  46         /* Zero out all fixed range and variable range MTRRs. */
  47         movl    $mtrr_table, %esi
  48         movl    $((mtrr_table_end - mtrr_table) / 2), %edi
  49         xorl    %eax, %eax
  50         xorl    %edx, %edx
  51 clear_mtrrs:
  52         movw    (%esi), %bx
  53         movzx   %bx, %ecx
  54         wrmsr
  55         add     $2, %esi
  56         dec     %edi
  57         jnz     clear_mtrrs
  58
  59         /* Configure the default memory type to uncacheable. */
  60         movl    $MTRRdefType_MSR, %ecx
  61         rdmsr
  62         andl    $(~0x00000cff), %eax
  63         wrmsr
  64
  65         /* Set Cache-as-RAM base address. */
  66         movl    $(MTRRphysBase_MSR(0)), %ecx
  67         movl    $(CACHE_AS_RAM_BASE | MTRR_TYPE_WRBACK), %eax
  68         xorl    %edx, %edx
  69         wrmsr
  70
  71         /* Set Cache-as-RAM mask. */
  72         movl    $(MTRRphysMask_MSR(0)), %ecx
  73         movl    $(~(CACHE_AS_RAM_SIZE - 1) | MTRRphysMaskValid), %eax
  74         movl    $0x0000000f, %edx
  75         wrmsr
  76
  77         /* Enable MTRR. */
  78         movl    $MTRRdefType_MSR, %ecx
  79         rdmsr
  80         orl     $MTRRdefTypeEn, %eax
  81         wrmsr
  82
  83         /* Enable L2 cache. */
  84         movl    $0x11e, %ecx
  85         rdmsr
  86         orl     $(1 << 8), %eax
  87         wrmsr
  88
  89         /* Enable cache (CR0.CD = 0, CR0.NW = 0). */
  90         movl    %cr0, %eax
  91         andl    $(~((1 << 30) | (1 << 29))), %eax
  92         invd
  93         movl    %eax, %cr0
  94
  95         /* Clear the cache memory reagion. */
  96         movl    $CACHE_AS_RAM_BASE, %esi
  97         movl    %esi, %edi
  98         movl    $(CACHE_AS_RAM_SIZE / 4), %ecx
  99         // movl $0x23322332, %eax
 100         xorl    %eax, %eax
 101         rep     stosl
 102
 103         /* Enable Cache-as-RAM mode by disabling cache. */
 104         movl    %cr0, %eax
 105         orl     $(1 << 30), %eax
 106         movl    %eax, %cr0
 107
 108 #if CONFIG_XIP_ROM_SIZE
 109         /* Enable cache for our code in Flash because we do XIP here */
 110         movl    $MTRRphysBase_MSR(1), %ecx
 111         xorl    %edx, %edx
 112         /*
 113          * IMPORTANT: The following calculation _must_ be done at runtime. See
 114          * http://www.coreboot.org/pipermail/coreboot/2010-October/060855.html
 115          */
 116         movl    $copy_and_run, %eax
 117         andl    $(~(CONFIG_XIP_ROM_SIZE - 1)), %eax
 118         orl     $MTRR_TYPE_WRBACK, %eax
 119         wrmsr
 120
 121         movl    $MTRRphysMask_MSR(1), %ecx
 122         movl    $0x0000000f, %edx
 123         movl    $(~(CONFIG_XIP_ROM_SIZE - 1) | MTRRphysMaskValid), %eax
 124         wrmsr
 125 #endif /* CONFIG_XIP_ROM_SIZE */
 126
 127         /* Enable cache. */
 128         movl    %cr0, %eax
 129         andl    $(~((1 << 30) | (1 << 29))), %eax
 130         movl    %eax, %cr0
 131
 132         /* Set up the stack pointer. */
 133 #if CONFIG_USBDEBUG
 134         /* Leave some space for the struct ehci_debug_info. */
 135         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4 - 128), %eax
 136 #else
 137         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4), %eax
 138 #endif
 139         movl    %eax, %esp
 140
 141         /* Restore the BIST result. */
 142         movl    %ebp, %eax
 143         movl    %esp, %ebp
 144         pushl   %eax
 145
 146         post_code(0x23)
 147
 148         /* Call romstage.c main function. */
 149         call    main
 150
 151         post_code(0x2f)
 152
 153         post_code(0x30)
 154
 155         /* Disable cache. */
 156         movl    %cr0, %eax
 157         orl     $(1 << 30), %eax
 158         movl    %eax, %cr0
 159
 160         post_code(0x31)
 161
 162         /* Disable MTRR. */
 163         movl    $MTRRdefType_MSR, %ecx
 164         rdmsr
 165         andl    $(~MTRRdefTypeEn), %eax
 166         wrmsr
 167
 168         post_code(0x31)
 169
 170         invd
 171 #if 0
 172         xorl    %eax, %eax
 173         xorl    %edx, %edx
 174         movl    $MTRRphysBase_MSR(0), %ecx
 175         wrmsr
 176         movl    $MTRRphysMask_MSR(0), %ecx
 177         wrmsr
 178         movl    $MTRRphysBase_MSR(1), %ecx
 179         wrmsr
 180         movl    $MTRRphysMask_MSR(1), %ecx
 181         wrmsr
 182 #endif
 183
 184         post_code(0x33)
 185
 186         /* Enable cache. */
 187         movl    %cr0, %eax
 188         andl    $~((1 << 30) | (1 << 29)), %eax
 189         movl    %eax, %cr0
 190
 191         post_code(0x36)
 192
 193         /* Disable cache. */
 194         movl    %cr0, %eax
 195         orl     $(1 << 30), %eax
 196         movl    %eax, %cr0
 197
 198         post_code(0x38)
 199
 200         /* Enable Write Back and Speculative Reads for the first 1MB. */
 201         movl    $MTRRphysBase_MSR(0), %ecx
 202         movl    $(0x00000000 | MTRR_TYPE_WRBACK), %eax
 203         xorl    %edx, %edx
 204         wrmsr
 205         movl    $MTRRphysMask_MSR(0), %ecx
 206         movl    $(~(1024 * 1024 - 1) | MTRRphysMaskValid), %eax
 207         movl    $0x0000000f, %edx       // 36bit address space
 208         wrmsr
 209
 210         post_code(0x39)
 211
 212         /* And enable cache again after setting MTRRs. */
 213         movl    %cr0, %eax
 214         andl    $~((1 << 30) | (1 << 29)), %eax
 215         movl    %eax, %cr0
 216
 217         post_code(0x3a)
 218
 219         /* Enable MTRR. */
 220         movl    $MTRRdefType_MSR, %ecx
 221         rdmsr
 222         orl     $MTRRdefTypeEn, %eax
 223         wrmsr
 224
 225         post_code(0x3b)
 226
 227         /* Enable prefetchers */
 228         movl    $0x01a0, %ecx
 229         rdmsr
 230         andl    $~((1 << 9) | (1 << 19)), %eax
 231         andl    $~((1 << 5) | (1 << 7)), %edx
 232         wrmsr
 233
 234         /* Invalidate the cache again. */
 235         invd
 236
 237         post_code(0x3c)
 238
 239         /* Clear boot_complete flag. */
 240         xorl    %ebp, %ebp
 241 __main:
 242         post_code(POST_PREPARE_RAMSTAGE)
 243         cld                     /* Clear direction flag. */
 244
 245         movl    %ebp, %esi
 246
 247         movl    $ROMSTAGE_STACK, %esp
 248         movl    %esp, %ebp
 249         pushl   %esi
 250         call    copy_and_run
 251
 252 .Lhlt:
 253         post_code(POST_DEAD_CODE)
 254         hlt
 255         jmp     .Lhlt
 256
 257 mtrr_table:
 258         /* Fixed MTRRs */
 259         .word 0x250, 0x258, 0x259
 260         .word 0x268, 0x269, 0x26A
 261         .word 0x26B, 0x26C, 0x26D
 262         .word 0x26E, 0x26F
 263         /* Variable MTRRs */
 264         .word 0x200, 0x201, 0x202, 0x203
 265         .word 0x204, 0x205, 0x206, 0x207
 266         .word 0x208, 0x209, 0x20A, 0x20B
 267         .word 0x20C, 0x20D, 0x20E, 0x20F
 268 mtrr_table_end:
 269