cpu/src/pipeline_tb.vhd

   1 library IEEE;
   2 use IEEE.std_logic_1164.all;
   3 use IEEE.numeric_std.all;
   4
   5 use work.common_pkg.all;
   6 use work.core_pkg.all;
   7 use work.extension_pkg.all;
   8 -------------------------------------------------------------------------------
   9 -- ENTITY
  10 -------------------------------------------------------------------------------
  11 entity pipeline_tb is
  12
  13 end pipeline_tb;
  14
  15
  16 -------------------------------------------------------------------------------
  17 -- ARCHITECTURE
  18 -------------------------------------------------------------------------------
  19 architecture behavior of pipeline_tb is
  20
  21         constant cc : time := 20 ns;        -- test clock period
  22         constant SYS_CLOCK_FREQ : integer := 50000000;
  23         constant BAUD_COUNT : integer := SYS_CLOCK_FREQ/115200;
  24
  25                 signal sys_clk_pin : std_logic;
  26                 signal sys_res_n_pin : std_logic;
  27                 --Data input
  28
  29                 signal dummy : std_logic;
  30
  31                 signal jump_result_pin : instruction_addr_t;
  32                 signal prediction_result_pin : instruction_addr_t;
  33                 signal branch_prediction_bit_pin : std_logic;
  34                 signal alu_jump_bit_pin : std_logic;
  35                 signal instruction_pin : instruction_word_t;
  36                 signal prog_cnt : instruction_addr_t;
  37
  38                 signal reg_w_addr_pin : std_logic_vector(REG_ADDR_WIDTH-1 downto 0);
  39                 signal reg_wr_data_pin : gp_register_t;
  40                 signal reg_we_pin : std_logic;
  41                 signal to_next_stage_pin : dec_op;
  42
  43                  signal result_pin : gp_register_t;--reg
  44                  signal result_addr_pin : gp_addr_t;--reg
  45                  signal addr_pin : word_t; --memaddr
  46                  signal data_pin : gp_register_t; --mem data --ureg
  47                  signal alu_jump_pin : std_logic;--reg
  48                  signal brpr_pin  : std_logic;  --reg
  49                  signal wr_en_pin : std_logic;--regop --reg
  50                  signal dmem_pin  : std_logic;--memop
  51                  signal dmem_wr_en_pin : std_logic;
  52                  signal hword_pin  : std_logic;
  53                  signal byte_s_pin, tx_pin, rx_pin : std_logic;
  54
  55                                   signal gpm_in_pin : extmod_rec;
  56                                  signal gpm_out_pin : gp_register_t;
  57                  signal nop_pin : std_logic;
  58
  59                  signal cycle_cnt : integer;
  60
  61                 signal sseg0, sseg1, sseg2, sseg3 : std_logic_vector(0 to 6);
  62                 signal int_req_pin : interrupt_t;
  63
  64                 signal new_im_data :std_logic;
  65                 signal im_addr, im_data : gp_register_t;
  66
  67 begin
  68
  69 --              instruction_ram : r_w_ram
  70 --              generic map (
  71 --                      PHYS_INSTR_ADDR_WIDTH,
  72 --                      WORD_WIDTH
  73 --              )
  74 --
  75 --              port map (
  76 --                      sys_clk,
  77 --                      instr_w_addr(PHYS_INSTR_ADDR_WIDTH-1 downto 0),
  78 --                      instr_r_addr_nxt(PHYS_INSTR_ADDR_WIDTH-1 downto 0),
  79 --                      instr_we,
  80 --                      instr_wr_data,
  81 --                      instr_rd_data
  82 --              );
  83
  84         fetch_st : fetch_stage
  85                 generic map (
  86
  87                         '0',
  88                         '1'
  89                 )
  90
  91                 port map (
  92                 --System inputs
  93                         clk => sys_clk_pin, --: in std_logic;
  94                         reset => sys_res_n_pin, --: in std_logic;
  95                         s_reset => '0',
  96                 --Data inputs
  97                         jump_result => jump_result_pin, --: in instruction_addr_t;
  98                         prediction_result => prediction_result_pin, --: in instruction_addr_t;
  99                         branch_prediction_bit => branch_prediction_bit_pin,  --: in std_logic;
 100                         alu_jump_bit => alu_jump_bit_pin, --: in std_logic;
 101                         new_im_data_in => new_im_data,
 102                         im_addr => im_addr,
 103                         im_data => im_data,
 104
 105                 --Data outputs
 106                         instruction => instruction_pin, --: out instruction_word_t
 107                         prog_cnt => prog_cnt,
 108                         int_req => int_req_pin
 109                 );
 110
 111         decode_st : decode_stage
 112                 generic map (
 113                         -- active reset value
 114                         '0',
 115                         -- active logic value
 116                         '1'
 117
 118                         )
 119                 port map (
 120                 --System inputs
 121                         clk => sys_clk_pin, --: in std_logic;
 122                         reset => sys_res_n_pin, -- : in std_logic;
 123
 124                 --Data inputs
 125                         instruction => instruction_pin, --: in instruction_word_t;
 126                         prog_cnt => prog_cnt,
 127                         reg_w_addr => reg_w_addr_pin, --: in std_logic_vector(REG_ADDR_WIDTH-1 downto 0);
 128                         reg_wr_data => reg_wr_data_pin, --: in gp_register_t;
 129                         reg_we => reg_we_pin, --: in std_logic;
 130                         nop => nop_pin,
 131
 132                 --Data outputs
 133                         branch_prediction_res => prediction_result_pin, --: instruction_word_t;
 134                         branch_prediction_bit => branch_prediction_bit_pin, --: std_logic
 135                         to_next_stage => to_next_stage_pin
 136
 137                 );
 138           exec_st : execute_stage
 139                 generic map('0')
 140                 port map(sys_clk_pin, sys_res_n_pin,to_next_stage_pin,reg_wr_data_pin, reg_we_pin, reg_w_addr_pin, gpm_in_pin, result_pin, result_addr_pin,addr_pin,
 141                 data_pin, alu_jump_pin,brpr_pin, wr_en_pin, dmem_pin,dmem_wr_en_pin,hword_pin,byte_s_pin, gpm_out_pin);
 142
 143           writeback_st : writeback_stage
 144                 generic map('0', '1', "altera",50)
 145                 port map(sys_clk_pin, sys_res_n_pin, result_pin, result_addr_pin, addr_pin, data_pin, alu_jump_pin, brpr_pin,
 146                 wr_en_pin, dmem_pin, dmem_wr_en_pin, hword_pin, byte_s_pin,
 147                 reg_wr_data_pin, reg_we_pin, reg_w_addr_pin, jump_result_pin, alu_jump_bit_pin, tx_pin, rx_pin, new_im_data, im_addr, im_data, sseg0, sseg1, sseg2, sseg3, int_req_pin);
 148
 149
 150
 151
 152         nop_pin <= (alu_jump_bit_pin);-- xor brpr_pin);
 153
 154 -------------------------------------------------------------------------------
 155 -- generate simulation clock
 156 -------------------------------------------------------------------------------
 157   CLKGEN : process
 158   begin
 159     sys_clk_pin <= '1';
 160     wait for cc/2;
 161     sys_clk_pin <= '0';
 162     wait for cc/2;
 163   end process CLKGEN;
 164
 165
 166   cnt : process(sys_clk_pin, sys_res_n_pin)
 167
 168   begin
 169
 170         if (sys_res_n_pin = '0') then
 171                 cycle_cnt <= 0;
 172         elsif (sys_clk_pin'event and sys_clk_pin = '1') then
 173                 cycle_cnt <= cycle_cnt + 1;
 174         end if;
 175
 176   end process cnt;
 177 -------------------------------------------------------------------------------
 178 -- test the design
 179 -------------------------------------------------------------------------------
 180   TEST_IT : process
 181
 182     -- wait for n clock cycles
 183     procedure icwait(cycles : natural) is
 184     begin
 185       for i in 1 to cycles loop
 186         wait until sys_clk_pin = '1' and sys_clk_pin'event;
 187       end loop;
 188     end;
 189
 190         procedure txd(trans_data : in std_logic_vector) is
 191         begin
 192                 for i in 0 to 9 loop
 193                         rx_pin <= trans_data(i);
 194                         report "bit: " & std_logic'image(trans_data(i));
 195                         dummy <= not dummy;
 196                         wait on dummy;
 197                         -- icwait(BAUD_COUNT);
 198                         icwait(50);
 199                 end loop;
 200         end txd;
 201
 202
 203   begin
 204     -----------------------------------------------------------------------------
 205     -- initial reset
 206     -----------------------------------------------------------------------------
 207         sys_res_n_pin <= '0';
 208         rx_pin <= '1';
 209 --      reg_w_addr_pin <= (others => '0');
 210 --      reg_wr_data_pin <= (others => '0');
 211 --      reg_we_pin <= '0';
 212
 213         icwait(10);
 214         dummy <= '1';
 215         sys_res_n_pin <= '1';
 216         wait until sys_res_n_pin = '1';
 217
 218         icwait(10);
 219
 220         txd("0000100101");
 221         icwait(600);
 222         icwait(600);
 223
 224         txd("0000100101");
 225         icwait(600000000);
 226
 227     ---------------------------------------------------------------------------
 228     -- exit testbench
 229     ---------------------------------------------------------------------------
 230     assert false
 231       report "Test finished"
 232       severity error;
 233
 234   end process test_it;
 235
 236 end behavior;
 237
 238
 239 -------------------------------------------------------------------------------
 240 -- configuration
 241 -------------------------------------------------------------------------------
 242 configuration pipeline_conf_beh of pipeline_tb is
 243   for behavior
 244     for fetch_st : fetch_stage use entity work.fetch_stage(behav);
 245     end for;
 246     for decode_st : decode_stage use entity work.decode_stage(behav);
 247     end for;
 248     for exec_st : execute_stage use entity work.execute_stage(behav);
 249     end for;
 250     for writeback_st : writeback_stage use entity work.writeback_stage(behav);
 251     end for;
 252
 253   end for;
 254 end pipeline_conf_beh;