cpu/src/extension_7seg.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA\r
   2 --\r
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>\r
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>\r
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>\r
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>\r
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>\r
   8 --\r
   9 --  This program is free software: you can redistribute it and/or modify\r
  10 --  it under the terms of the GNU General Public License as published by\r
  11 --  the Free Software Foundation, either version 3 of the License, or\r
  12 --  (at your option) any later version.\r
  13 --\r
  14 --  This program is distributed in the hope that it will be useful,\r
  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of\r
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the\r
  17 --  GNU General Public License for more details.\r
  18 --\r
  19 --  You should have received a copy of the GNU General Public License\r
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.\r
  21 \r
  22 library IEEE;\r
  23 use IEEE.std_logic_1164.all;\r
  24 use IEEE.numeric_std.all;\r
  25 \r
  26 use work.common_pkg.all;\r
  27 use work.extension_pkg.all;\r
  28 use work.extension_7seg_pkg.all;\r
  29 \r
  30 entity extension_7seg is\r
  31 \r
  32         generic(\r
  33                         RESET_VALUE : std_logic\r
  34                 );\r
  35         port(\r
  36                 --System inputs\r
  37                         sys_clk : in std_logic;\r
  38                         sys_res_n : in std_logic;\r
  39                 -- general extension interface                  \r
  40                         ext_reg  : in extmod_rec;\r
  41 --                      data_out : out gp_register_t;\r
  42                 --Control input\r
  43 --                      val : in std_logic_vector(4 downto 0);\r
  44 --                      pos : in std_logic_vector(1 downto 0);\r
  45 --                      act : std_logic;\r
  46                 --Output\r
  47                         o_digit0 : out std_logic_vector(0 to 6);\r
  48                         o_digit1 : out std_logic_vector(0 to 6);\r
  49                         o_digit2 : out std_logic_vector(0 to 6);\r
  50                         o_digit3 : out std_logic_vector(0 to 6)\r
  51                 );\r
  52                 \r
  53 end extension_7seg;\r