cpu/src/core_pkg.vhd

   1 library IEEE;
   2
   3 use IEEE.std_logic_1164.all;
   4 use IEEE.numeric_std.all;
   5
   6 use work.common_pkg.all;
   7
   8 package core_pkg is
   9
  10         component fetch_stage is
  11         generic (
  12                         -- active reset value
  13                         RESET_VALUE : std_logic;
  14                         -- active logic value
  15                         LOGIC_ACT : std_logic
  16
  17                         );
  18         port(
  19                 --System inputs
  20                         clk : in std_logic;
  21                         reset : in std_logic;
  22
  23                 --Data inputs
  24                         jump_result : in instruction_addr_t;
  25                         prediction_result : in instruction_addr_t;
  26                         branch_prediction_bit : in std_logic;
  27                         alu_jump_bit : in std_logic;
  28
  29                 --Data outputs
  30                         instruction : out instruction_word_t;
  31                         prog_cnt : out instruction_addr_t
  32                 );
  33         end component fetch_stage;
  34
  35
  36
  37         component decode_stage is
  38         generic (
  39                         -- active reset value
  40                         RESET_VALUE : std_logic;
  41                         -- active logic value
  42                         LOGIC_ACT : std_logic
  43
  44                         );
  45         port(
  46                 --System inputs
  47                         clk : in std_logic;
  48                         reset : in std_logic;
  49
  50                 --Data inputs
  51                         instruction : in instruction_word_t;
  52                         prog_cnt : in instruction_addr_t;
  53                         reg_w_addr : in std_logic_vector(REG_ADDR_WIDTH-1 downto 0);
  54                         reg_wr_data : in gp_register_t;
  55                         reg_we : in std_logic;
  56                         nop : in std_logic;
  57
  58                 --Data outputs
  59 --                      reg1_rd_data : out gp_register_t;
  60 --                      reg2_rd_data : out gp_register_t;
  61                         branch_prediction_res : out instruction_word_t;
  62                         branch_prediction_bit : out std_logic;
  63
  64                         to_next_stage : out dec_op
  65                 );
  66         end component decode_stage;
  67
  68
  69         component decoder is
  70
  71         port(
  72                         instruction : in instruction_word_t;
  73                         instr_spl : out instruction_rec
  74
  75                 );
  76
  77         end component decoder;
  78
  79         component execute_stage is
  80
  81         generic (
  82                         -- active reset value
  83                         RESET_VALUE : std_logic
  84                         -- active logic value
  85                         --LOGIC_ACT : std_logic;
  86
  87                         );
  88         port(
  89                 --System inputs
  90                         clk : in std_logic;
  91                         reset : in std_logic;
  92                         dec_instr : in dec_op;
  93                         regfile_val : in gp_register_t;
  94                         reg_we : in std_logic;
  95                         reg_addr : in gp_addr_t;
  96                         ext_reg  : in extmod_rec;
  97             --System output
  98             result : out gp_register_t;--reg
  99             result_addr : out gp_addr_t;--reg
 100             addr : out word_t; --memaddr
 101             data : out gp_register_t; --mem data --ureg
 102             alu_jump : out std_logic;--reg
 103             brpr  : out std_logic;  --reg
 104             wr_en : out std_logic;--regop --reg
 105             dmem  : out std_logic;--memop
 106             dmem_write_en : out std_logic;
 107             hword  : out std_logic;
 108             byte_s : out std_logic;
 109
 110                         ext_data_out : out gp_register_t
 111                 );
 112         end component execute_stage;
 113
 114
 115
 116         component writeback_stage is
 117         generic (
 118                         -- active reset value
 119                         RESET_VALUE : std_logic;
 120                         -- active logic value
 121                         LOGIC_ACT : std_logic
 122
 123                         );
 124         port(
 125                 --System inputs
 126                         clk : in std_logic;
 127                         reset : in std_logic;
 128
 129                         result : in gp_register_t;      --reg  (alu result or jumpaddr)
 130                         result_addr : in gp_addr_t;     --reg
 131                         address : in word_t;            --ureg
 132                         ram_data : in word_t;           --ureg
 133                         alu_jmp : in std_logic;         --reg
 134                         br_pred : in std_logic;         --reg
 135                         write_en : in std_logic;        --reg  (register file)
 136                         dmem_en : in std_logic;         --ureg (jump addr in mem or in address)
 137                         dmem_write_en : in std_logic;   --ureg
 138                         hword : in std_logic;           --ureg
 139                         byte_s : in std_logic;          --ureg
 140
 141                         regfile_val : out gp_register_t;
 142                         reg_we : out std_logic;
 143                         reg_addr : out gp_addr_t;
 144                         jump_addr : out instruction_addr_t;
 145                         jump : out std_logic
 146                 );
 147         end component writeback_stage;
 148
 149
 150
 151 end package core_pkg;