cpu/src/core_pkg.vhd

   1 library IEEE;
   2
   3 use IEEE.std_logic_1164.all;
   4 use IEEE.numeric_std.all;
   5
   6 use work.common_pkg.all;
   7 use work.extension_pkg.all;
   8
   9 package core_pkg is
  10
  11         component fetch_stage is
  12         generic (
  13                         -- active reset value
  14                         RESET_VALUE : std_logic;
  15                         -- active logic value
  16                         LOGIC_ACT : std_logic
  17
  18                         );
  19         port(
  20                 --System inputs
  21                         clk : in std_logic;
  22                         reset : in std_logic;
  23
  24                 --Data inputs
  25                         jump_result : in instruction_addr_t;
  26                         prediction_result : in instruction_addr_t;
  27                         branch_prediction_bit : in std_logic;
  28                         alu_jump_bit : in std_logic;
  29
  30                 --Data outputs
  31                         instruction : out instruction_word_t;
  32                         prog_cnt : out instruction_addr_t
  33                 );
  34         end component fetch_stage;
  35
  36
  37
  38         component decode_stage is
  39         generic (
  40                         -- active reset value
  41                         RESET_VALUE : std_logic;
  42                         -- active logic value
  43                         LOGIC_ACT : std_logic
  44
  45                         );
  46         port(
  47                 --System inputs
  48                         clk : in std_logic;
  49                         reset : in std_logic;
  50
  51                 --Data inputs
  52                         instruction : in instruction_word_t;
  53                         prog_cnt : in instruction_addr_t;
  54                         reg_w_addr : in std_logic_vector(REG_ADDR_WIDTH-1 downto 0);
  55                         reg_wr_data : in gp_register_t;
  56                         reg_we : in std_logic;
  57                         nop : in std_logic;
  58
  59                 --Data outputs
  60 --                      reg1_rd_data : out gp_register_t;
  61 --                      reg2_rd_data : out gp_register_t;
  62                         branch_prediction_res : out instruction_word_t;
  63                         branch_prediction_bit : out std_logic;
  64
  65                         to_next_stage : out dec_op
  66                 );
  67         end component decode_stage;
  68
  69
  70         component decoder is
  71
  72         port(
  73                         instruction : in instruction_word_t;
  74                         instr_spl : out instruction_rec
  75
  76                 );
  77
  78         end component decoder;
  79
  80         component execute_stage is
  81
  82         generic (
  83                         -- active reset value
  84                         RESET_VALUE : std_logic
  85                         -- active logic value
  86                         --LOGIC_ACT : std_logic;
  87
  88                         );
  89         port(
  90                 --System inputs
  91                         clk : in std_logic;
  92                         reset : in std_logic;
  93                         dec_instr : in dec_op;
  94                         regfile_val : in gp_register_t;
  95                         reg_we : in std_logic;
  96                         reg_addr : in gp_addr_t;
  97                         ext_reg  : in extmod_rec;
  98             --System output
  99             result : out gp_register_t;--reg
 100             result_addr : out gp_addr_t;--reg
 101             addr : out word_t; --memaddr
 102             data : out gp_register_t; --mem data --ureg
 103             alu_jump : out std_logic;--reg
 104             brpr  : out std_logic;  --reg
 105             wr_en : out std_logic;--regop --reg
 106             dmem  : out std_logic;--memop
 107             dmem_write_en : out std_logic;
 108             hword  : out std_logic;
 109             byte_s : out std_logic;
 110
 111                         ext_data_out : out gp_register_t
 112                 );
 113         end component execute_stage;
 114
 115
 116
 117         component writeback_stage is
 118         generic (
 119                         -- active reset value
 120                         RESET_VALUE : std_logic;
 121                         -- active logic value
 122                         LOGIC_ACT : std_logic
 123
 124                         );
 125         port(
 126                 --System inputs
 127                         clk : in std_logic;
 128                         reset : in std_logic;
 129
 130                         result : in gp_register_t;      --reg  (alu result or jumpaddr)
 131                         result_addr : in gp_addr_t;     --reg
 132                         address : in word_t;            --ureg
 133                         ram_data : in word_t;           --ureg
 134                         alu_jmp : in std_logic;         --reg
 135                         br_pred : in std_logic;         --reg
 136                         write_en : in std_logic;        --reg  (register file)
 137                         dmem_en : in std_logic;         --ureg (jump addr in mem or in address)
 138                         dmem_write_en : in std_logic;   --ureg
 139                         hword : in std_logic;           --ureg
 140                         byte_s : in std_logic;          --ureg
 141
 142                         regfile_val : out gp_register_t;
 143                         reg_we : out std_logic;
 144                         reg_addr : out gp_addr_t;
 145                         jump_addr : out instruction_addr_t;
 146                         jump : out std_logic;
 147                         -- same here
 148                         bus_tx : out std_logic
 149                 );
 150         end component writeback_stage;
 151
 152
 153
 154 end package core_pkg;