cpu/src/alu_b.vhd

   1 library IEEE;\r
   2 use IEEE.std_logic_1164.all;\r
   3 use IEEE.numeric_std.all;\r
   4 \r
   5 use work.alu_pkg.all;\r
   6 \r
   7 \r
   8 architecture behaviour of alu is\r
   9         component exec_op is\r
  10         port(\r
  11                 --System inputs\r
  12                 \r
  13                 clk : in std_logic;\r
  14                 reset : in std_logic;\r
  15                 --operation inputs\r
  16                 left_operand : in gp_register_t;\r
  17                 right_operand : in gp_register_t;\r
  18                 op_detail  : in op_opt_t;\r
  19                 alu_state  : in alu_result_rec;\r
  20                 alu_result : out alu_result_rec\r
  21         );                      \r
  22         end component exec_op;\r
  23         \r
  24         signal add_result, and_result, or_result, xor_result, shift_result : alu_result_rec;\r
  25         \r
  26 begin\r
  27 \r
  28         add_inst : exec_op\r
  29         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, add_result);\r
  30         \r
  31         and_inst : exec_op\r
  32         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, and_result);\r
  33         or_inst : exec_op\r
  34         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, or_result);\r
  35         xor_inst : exec_op\r
  36         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, xor_result);\r
  37         \r
  38         shift_inst : exec_op\r
  39         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, shift_result);\r
  40 \r
  41 calc: process(condition, op_group, op_detail ,alu_state,and_result,add_result,or_result,xor_result,shift_result)\r
  42         variable result_v : alu_result_rec;\r
  43         variable res_prod : std_logic;\r
  44         variable cond_met : std_logic;\r
  45         variable mem_en : std_logic;\r
  46 begin\r
  47         result_v := alu_state;\r
  48         \r
  49         result_v.result := add_result.result;\r
  50         res_prod := '1';\r
  51         mem_en := '0';\r
  52         \r
  53         case condition is\r
  54         when COND_NZERO =>\r
  55                 cond_met := not(alu_state.status.zero);\r
  56         when COND_ZERO =>\r
  57                 cond_met := alu_state.status.zero;\r
  58         when COND_NOFLO =>\r
  59                 cond_met := not(alu_state.status.oflo);\r
  60         when COND_OFLO =>\r
  61                 cond_met := alu_state.status.oflo;\r
  62         when COND_NCARRY =>\r
  63                 cond_met := not(alu_state.status.carry);\r
  64         when COND_CARRY =>\r
  65                 cond_met := alu_state.status.carry;\r
  66         when COND_NSIGN =>\r
  67                 cond_met := not(alu_state.status.sign);\r
  68         when COND_SIGN =>\r
  69                 cond_met := alu_state.status.sign;\r
  70         when COND_ABOVE =>\r
  71                 cond_met := not(alu_state.status.carry) and not(alu_state.status.zero);\r
  72         when COND_BEQ =>\r
  73                 cond_met := alu_state.status.carry or alu_state.status.zero;\r
  74         when COND_GEQ =>\r
  75                 cond_met := not(alu_state.status.sign xor alu_state.status.oflo);\r
  76         when COND_LT =>\r
  77                 cond_met := alu_state.status.sign xor alu_state.status.oflo;\r
  78         when COND_GT =>\r
  79                 cond_met := not(alu_state.status.zero) and not(alu_state.status.sign xor alu_state.status.oflo);\r
  80         when COND_LEQ =>\r
  81                 cond_met := alu_state.status.zero or (alu_state.status.sign xor alu_state.status.oflo);\r
  82         when COND_ALWAYS =>\r
  83                 cond_met := '1';\r
  84         when COND_NEVER =>\r
  85                 cond_met := '0';\r
  86         end case;\r
  87         \r
  88         case op_group is\r
  89         when ADDSUB_OP =>\r
  90                 result_v := add_result;\r
  91         when AND_OP =>\r
  92                 result_v := and_result;\r
  93         when OR_OP =>\r
  94                 result_v := or_result;\r
  95         when XOR_OP =>\r
  96                 result_v := xor_result;\r
  97         when SHIFT_OP =>\r
  98                 result_v := shift_result;\r
  99         end case;\r
 100         \r
 101         if result_v.result = REG_ZERO then\r
 102                 result_v.status.zero := '1';\r
 103         end if;\r
 104         \r
 105         result_v.status.sign := result_v.result(gp_register_t'high);\r
 106 \r
 107         if (op_detail(NO_PSW_OPT) = '1') or (cond_met = '0') then\r
 108                 result_v.status := alu_state.status;\r
 109         end if;\r
 110         \r
 111         result_v.new_val := not(op_detail(NO_DST_OPT)) and res_prod and cond_met;\r
 112         result_v.mem_en := mem_en and cond_met;\r
 113         \r
 114         alu_result <= result_v;\r
 115         \r
 116 end process calc; \r
 117 \r
 118 end architecture behaviour;\r
 119 \r
 120 configuration alu_cfg of alu is\r
 121 \r
 122         for behaviour\r
 123                 for add_inst : exec_op \r
 124                         use entity work.exec_op(add_op);\r
 125                 end for;\r
 126                 for and_inst : exec_op \r
 127                         use entity work.exec_op(and_op);\r
 128                 end for;\r
 129                 for or_inst : exec_op\r
 130                         use entity work.exec_op(or_op);\r
 131                 end for;\r
 132                 for xor_inst : exec_op\r
 133                         use entity work.exec_op(xor_op);\r
 134                 end for;\r
 135                 for shift_inst : exec_op\r
 136                         use entity work.exec_op(shift_op);\r
 137                 end for;\r
 138         end for;\r
 139                 \r
 140 end configuration alu_cfg;\r