src/pciinit.c

   1 // Initialize PCI devices (on emulators)
   2 //
   3 // Copyright (C) 2008  Kevin O'Connor <kevin@koconnor.net>
   4 // Copyright (C) 2006 Fabrice Bellard
   5 //
   6 // This file may be distributed under the terms of the GNU LGPLv3 license.
   7
   8 #include "util.h" // dprintf
   9 #include "pci.h" // pci_config_readl
  10 #include "biosvar.h" // GET_EBDA
  11 #include "pci_ids.h" // PCI_VENDOR_ID_INTEL
  12 #include "pci_regs.h" // PCI_COMMAND
  13 #include "xen.h" // usingXen
  14
  15 #define PCI_IO_INDEX_SHIFT 2
  16 #define PCI_MEM_INDEX_SHIFT 12
  17
  18 #define PCI_BRIDGE_IO_MIN      0x1000
  19 #define PCI_BRIDGE_MEM_MIN   0x100000
  20
  21 enum pci_region_type {
  22     PCI_REGION_TYPE_IO,
  23     PCI_REGION_TYPE_MEM,
  24     PCI_REGION_TYPE_PREFMEM,
  25     PCI_REGION_TYPE_COUNT,
  26 };
  27
  28 static const char *region_type_name[] = {
  29     [ PCI_REGION_TYPE_IO ]      = "io",
  30     [ PCI_REGION_TYPE_MEM ]     = "mem",
  31     [ PCI_REGION_TYPE_PREFMEM ] = "prefmem",
  32 };
  33
  34 static struct pci_bus {
  35     struct {
  36         /* pci region stats */
  37         u32 count[32 - PCI_MEM_INDEX_SHIFT];
  38         u32 sum, max;
  39         /* seconday bus region sizes */
  40         u32 size;
  41         /* pci region assignments */
  42         u32 bases[32 - PCI_MEM_INDEX_SHIFT];
  43         u32 base;
  44     } r[PCI_REGION_TYPE_COUNT];
  45     struct pci_device *bus_dev;
  46 } *busses;
  47
  48 static int pci_size_to_index(u32 size, enum pci_region_type type)
  49 {
  50     int index = __fls(size);
  51     int shift = (type == PCI_REGION_TYPE_IO) ?
  52         PCI_IO_INDEX_SHIFT : PCI_MEM_INDEX_SHIFT;
  53
  54     if (index < shift)
  55         index = shift;
  56     index -= shift;
  57     return index;
  58 }
  59
  60 static u32 pci_index_to_size(int index, enum pci_region_type type)
  61 {
  62     int shift = (type == PCI_REGION_TYPE_IO) ?
  63         PCI_IO_INDEX_SHIFT : PCI_MEM_INDEX_SHIFT;
  64
  65     return 0x1 << (index + shift);
  66 }
  67
  68 static enum pci_region_type pci_addr_to_type(u32 addr)
  69 {
  70     if (addr & PCI_BASE_ADDRESS_SPACE_IO)
  71         return PCI_REGION_TYPE_IO;
  72     if (addr & PCI_BASE_ADDRESS_MEM_PREFETCH)
  73         return PCI_REGION_TYPE_PREFMEM;
  74     return PCI_REGION_TYPE_MEM;
  75 }
  76
  77 static u32 pci_bar(struct pci_device *pci, int region_num)
  78 {
  79     if (region_num != PCI_ROM_SLOT) {
  80         return PCI_BASE_ADDRESS_0 + region_num * 4;
  81     }
  82
  83 #define PCI_HEADER_TYPE_MULTI_FUNCTION 0x80
  84     u8 type = pci->header_type & ~PCI_HEADER_TYPE_MULTI_FUNCTION;
  85     return type == PCI_HEADER_TYPE_BRIDGE ? PCI_ROM_ADDRESS1 : PCI_ROM_ADDRESS;
  86 }
  87
  88 static void
  89 pci_set_io_region_addr(struct pci_device *pci, int region_num, u32 addr)
  90 {
  91     pci_config_writel(pci->bdf, pci_bar(pci, region_num), addr);
  92 }
  93
  94
  95 /****************************************************************
  96  * Misc. device init
  97  ****************************************************************/
  98
  99 /* host irqs corresponding to PCI irqs A-D */
 100 const u8 pci_irqs[4] = {
 101     10, 10, 11, 11
 102 };
 103
 104 // Return the global irq number corresponding to a host bus device irq pin.
 105 static int pci_slot_get_irq(u16 bdf, int pin)
 106 {
 107     int slot_addend = pci_bdf_to_dev(bdf) - 1;
 108     return pci_irqs[(pin - 1 + slot_addend) & 3];
 109 }
 110
 111 /* PIIX3/PIIX4 PCI to ISA bridge */
 112 static void piix_isa_bridge_init(struct pci_device *pci, void *arg)
 113 {
 114     int i, irq;
 115     u8 elcr[2];
 116
 117     elcr[0] = 0x00;
 118     elcr[1] = 0x00;
 119     for (i = 0; i < 4; i++) {
 120         irq = pci_irqs[i];
 121         /* set to trigger level */
 122         elcr[irq >> 3] |= (1 << (irq & 7));
 123         /* activate irq remapping in PIIX */
 124         pci_config_writeb(pci->bdf, 0x60 + i, irq);
 125     }
 126     outb(elcr[0], 0x4d0);
 127     outb(elcr[1], 0x4d1);
 128     dprintf(1, "PIIX3/PIIX4 init: elcr=%02x %02x\n", elcr[0], elcr[1]);
 129 }
 130
 131 static const struct pci_device_id pci_isa_bridge_tbl[] = {
 132     /* PIIX3/PIIX4 PCI to ISA bridge */
 133     PCI_DEVICE(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0,
 134                piix_isa_bridge_init),
 135     PCI_DEVICE(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371AB_0,
 136                piix_isa_bridge_init),
 137
 138     PCI_DEVICE_END
 139 };
 140
 141 static void storage_ide_init(struct pci_device *pci, void *arg)
 142 {
 143     /* IDE: we map it as in ISA mode */
 144     pci_set_io_region_addr(pci, 0, PORT_ATA1_CMD_BASE);
 145     pci_set_io_region_addr(pci, 1, PORT_ATA1_CTRL_BASE);
 146     pci_set_io_region_addr(pci, 2, PORT_ATA2_CMD_BASE);
 147     pci_set_io_region_addr(pci, 3, PORT_ATA2_CTRL_BASE);
 148 }
 149
 150 /* PIIX3/PIIX4 IDE */
 151 static void piix_ide_init(struct pci_device *pci, void *arg)
 152 {
 153     u16 bdf = pci->bdf;
 154     pci_config_writew(bdf, 0x40, 0x8000); // enable IDE0
 155     pci_config_writew(bdf, 0x42, 0x8000); // enable IDE1
 156 }
 157
 158 static void pic_ibm_init(struct pci_device *pci, void *arg)
 159 {
 160     /* PIC, IBM, MPIC & MPIC2 */
 161     pci_set_io_region_addr(pci, 0, 0x80800000 + 0x00040000);
 162 }
 163
 164 static void apple_macio_init(struct pci_device *pci, void *arg)
 165 {
 166     /* macio bridge */
 167     pci_set_io_region_addr(pci, 0, 0x80800000);
 168 }
 169
 170 static const struct pci_device_id pci_class_tbl[] = {
 171     /* STORAGE IDE */
 172     PCI_DEVICE_CLASS(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_1,
 173                      PCI_CLASS_STORAGE_IDE, piix_ide_init),
 174     PCI_DEVICE_CLASS(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371AB,
 175                      PCI_CLASS_STORAGE_IDE, piix_ide_init),
 176     PCI_DEVICE_CLASS(PCI_ANY_ID, PCI_ANY_ID, PCI_CLASS_STORAGE_IDE,
 177                      storage_ide_init),
 178
 179     /* PIC, IBM, MIPC & MPIC2 */
 180     PCI_DEVICE_CLASS(PCI_VENDOR_ID_IBM, 0x0046, PCI_CLASS_SYSTEM_PIC,
 181                      pic_ibm_init),
 182     PCI_DEVICE_CLASS(PCI_VENDOR_ID_IBM, 0xFFFF, PCI_CLASS_SYSTEM_PIC,
 183                      pic_ibm_init),
 184
 185     /* 0xff00 */
 186     PCI_DEVICE_CLASS(PCI_VENDOR_ID_APPLE, 0x0017, 0xff00, apple_macio_init),
 187     PCI_DEVICE_CLASS(PCI_VENDOR_ID_APPLE, 0x0022, 0xff00, apple_macio_init),
 188
 189     PCI_DEVICE_END,
 190 };
 191
 192 /* PIIX4 Power Management device (for ACPI) */
 193 static void piix4_pm_init(struct pci_device *pci, void *arg)
 194 {
 195     u16 bdf = pci->bdf;
 196     // acpi sci is hardwired to 9
 197     pci_config_writeb(bdf, PCI_INTERRUPT_LINE, 9);
 198
 199     pci_config_writel(bdf, 0x40, PORT_ACPI_PM_BASE | 1);
 200     pci_config_writeb(bdf, 0x80, 0x01); /* enable PM io space */
 201     pci_config_writel(bdf, 0x90, PORT_SMB_BASE | 1);
 202     pci_config_writeb(bdf, 0xd2, 0x09); /* enable SMBus io space */
 203 }
 204
 205 static const struct pci_device_id pci_device_tbl[] = {
 206     /* PIIX4 Power Management device (for ACPI) */
 207     PCI_DEVICE(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371AB_3,
 208                piix4_pm_init),
 209
 210     PCI_DEVICE_END,
 211 };
 212
 213 static void pci_bios_init_device(struct pci_device *pci)
 214 {
 215     u16 bdf = pci->bdf;
 216     dprintf(1, "PCI: init bdf=%02x:%02x.%x id=%04x:%04x\n"
 217             , pci_bdf_to_bus(bdf), pci_bdf_to_dev(bdf), pci_bdf_to_fn(bdf)
 218             , pci->vendor, pci->device);
 219
 220     pci_init_device(pci_class_tbl, pci, NULL);
 221
 222     /* enable memory mappings */
 223     pci_config_maskw(bdf, PCI_COMMAND, 0, PCI_COMMAND_IO | PCI_COMMAND_MEMORY);
 224
 225     /* map the interrupt */
 226     int pin = pci_config_readb(bdf, PCI_INTERRUPT_PIN);
 227     if (pin != 0)
 228         pci_config_writeb(bdf, PCI_INTERRUPT_LINE, pci_slot_get_irq(bdf, pin));
 229
 230     pci_init_device(pci_device_tbl, pci, NULL);
 231 }
 232
 233 static void pci_bios_init_device_in_bus(int bus)
 234 {
 235     struct pci_device *pci;
 236     foreachpci(pci) {
 237         u8 pci_bus = pci_bdf_to_bus(pci->bdf);
 238         if (pci_bus < bus)
 239             continue;
 240         if (pci_bus > bus)
 241             break;
 242         pci_bios_init_device(pci);
 243     }
 244 }
 245
 246
 247 /****************************************************************
 248  * Bus initialization
 249  ****************************************************************/
 250
 251 static void
 252 pci_bios_init_bus_rec(int bus, u8 *pci_bus)
 253 {
 254     int bdf;
 255     u16 class;
 256
 257     dprintf(1, "PCI: %s bus = 0x%x\n", __func__, bus);
 258
 259     /* prevent accidental access to unintended devices */
 260     foreachbdf(bdf, bus) {
 261         class = pci_config_readw(bdf, PCI_CLASS_DEVICE);
 262         if (class == PCI_CLASS_BRIDGE_PCI) {
 263             pci_config_writeb(bdf, PCI_SECONDARY_BUS, 255);
 264             pci_config_writeb(bdf, PCI_SUBORDINATE_BUS, 0);
 265         }
 266     }
 267
 268     foreachbdf(bdf, bus) {
 269         class = pci_config_readw(bdf, PCI_CLASS_DEVICE);
 270         if (class != PCI_CLASS_BRIDGE_PCI) {
 271             continue;
 272         }
 273         dprintf(1, "PCI: %s bdf = 0x%x\n", __func__, bdf);
 274
 275         u8 pribus = pci_config_readb(bdf, PCI_PRIMARY_BUS);
 276         if (pribus != bus) {
 277             dprintf(1, "PCI: primary bus = 0x%x -> 0x%x\n", pribus, bus);
 278             pci_config_writeb(bdf, PCI_PRIMARY_BUS, bus);
 279         } else {
 280             dprintf(1, "PCI: primary bus = 0x%x\n", pribus);
 281         }
 282
 283         u8 secbus = pci_config_readb(bdf, PCI_SECONDARY_BUS);
 284         (*pci_bus)++;
 285         if (*pci_bus != secbus) {
 286             dprintf(1, "PCI: secondary bus = 0x%x -> 0x%x\n",
 287                     secbus, *pci_bus);
 288             secbus = *pci_bus;
 289             pci_config_writeb(bdf, PCI_SECONDARY_BUS, secbus);
 290         } else {
 291             dprintf(1, "PCI: secondary bus = 0x%x\n", secbus);
 292         }
 293
 294         /* set to max for access to all subordinate buses.
 295            later set it to accurate value */
 296         u8 subbus = pci_config_readb(bdf, PCI_SUBORDINATE_BUS);
 297         pci_config_writeb(bdf, PCI_SUBORDINATE_BUS, 255);
 298
 299         pci_bios_init_bus_rec(secbus, pci_bus);
 300
 301         if (subbus != *pci_bus) {
 302             dprintf(1, "PCI: subordinate bus = 0x%x -> 0x%x\n",
 303                     subbus, *pci_bus);
 304             subbus = *pci_bus;
 305         } else {
 306             dprintf(1, "PCI: subordinate bus = 0x%x\n", subbus);
 307         }
 308         pci_config_writeb(bdf, PCI_SUBORDINATE_BUS, subbus);
 309     }
 310 }
 311
 312 static void
 313 pci_bios_init_bus(void)
 314 {
 315     u8 pci_bus = 0;
 316     pci_bios_init_bus_rec(0 /* host bus */, &pci_bus);
 317 }
 318
 319
 320 /****************************************************************
 321  * Bus sizing
 322  ****************************************************************/
 323
 324 static u32 pci_size_roundup(u32 size)
 325 {
 326     int index = __fls(size-1)+1;
 327     return 0x1 << index;
 328 }
 329
 330 static void
 331 pci_bios_get_bar(struct pci_device *pci, int bar, u32 *val, u32 *size)
 332 {
 333     u32 ofs = pci_bar(pci, bar);
 334     u16 bdf = pci->bdf;
 335     u32 old = pci_config_readl(bdf, ofs);
 336     u32 mask;
 337
 338     if (bar == PCI_ROM_SLOT) {
 339         mask = PCI_ROM_ADDRESS_MASK;
 340         pci_config_writel(bdf, ofs, mask);
 341     } else {
 342         if (old & PCI_BASE_ADDRESS_SPACE_IO)
 343             mask = PCI_BASE_ADDRESS_IO_MASK;
 344         else
 345             mask = PCI_BASE_ADDRESS_MEM_MASK;
 346         pci_config_writel(bdf, ofs, ~0);
 347     }
 348     *val = pci_config_readl(bdf, ofs);
 349     pci_config_writel(bdf, ofs, old);
 350     *size = (~(*val & mask)) + 1;
 351 }
 352
 353 static void pci_bios_bus_reserve(struct pci_bus *bus, int type, u32 size)
 354 {
 355     u32 index;
 356
 357     index = pci_size_to_index(size, type);
 358     size = pci_index_to_size(index, type);
 359     bus->r[type].count[index]++;
 360     bus->r[type].sum += size;
 361     if (bus->r[type].max < size)
 362         bus->r[type].max = size;
 363 }
 364
 365 static void pci_bios_check_devices(void)
 366 {
 367     dprintf(1, "PCI: check devices\n");
 368
 369     // Calculate resources needed for regular (non-bus) devices.
 370     struct pci_device *pci;
 371     foreachpci(pci) {
 372         if (pci->class == PCI_CLASS_BRIDGE_PCI) {
 373             busses[pci->secondary_bus].bus_dev = pci;
 374             continue;
 375         }
 376         struct pci_bus *bus = &busses[pci_bdf_to_bus(pci->bdf)];
 377         int i;
 378         for (i = 0; i < PCI_NUM_REGIONS; i++) {
 379             u32 val, size;
 380             pci_bios_get_bar(pci, i, &val, &size);
 381             if (val == 0)
 382                 continue;
 383
 384             pci_bios_bus_reserve(bus, pci_addr_to_type(val), size);
 385             pci->bars[i].addr = val;
 386             pci->bars[i].size = size;
 387             pci->bars[i].is64 = (!(val & PCI_BASE_ADDRESS_SPACE_IO) &&
 388                                  (val & PCI_BASE_ADDRESS_MEM_TYPE_MASK)
 389                                  == PCI_BASE_ADDRESS_MEM_TYPE_64);
 390
 391             if (pci->bars[i].is64)
 392                 i++;
 393         }
 394     }
 395
 396     // Propagate required bus resources to parent busses.
 397     int secondary_bus;
 398     for (secondary_bus=MaxPCIBus; secondary_bus>0; secondary_bus--) {
 399         struct pci_bus *s = &busses[secondary_bus];
 400         if (!s->bus_dev)
 401             continue;
 402         struct pci_bus *parent = &busses[pci_bdf_to_bus(s->bus_dev->bdf)];
 403         int type;
 404         for (type = 0; type < PCI_REGION_TYPE_COUNT; type++) {
 405             u32 limit = (type == PCI_REGION_TYPE_IO) ?
 406                 PCI_BRIDGE_IO_MIN : PCI_BRIDGE_MEM_MIN;
 407             s->r[type].size = s->r[type].sum;
 408             if (s->r[type].size < limit)
 409                 s->r[type].size = limit;
 410             s->r[type].size = pci_size_roundup(s->r[type].size);
 411             pci_bios_bus_reserve(parent, type, s->r[type].size);
 412         }
 413         dprintf(1, "PCI: secondary bus %d sizes: io %x, mem %x, prefmem %x\n",
 414                 secondary_bus,
 415                 s->r[PCI_REGION_TYPE_IO].size,
 416                 s->r[PCI_REGION_TYPE_MEM].size,
 417                 s->r[PCI_REGION_TYPE_PREFMEM].size);
 418     }
 419 }
 420
 421 #define ROOT_BASE(top, sum, max) ALIGN_DOWN((top)-(sum),(max) ?: 1)
 422
 423 static int pci_bios_init_root_regions(u32 start, u32 end)
 424 {
 425     struct pci_bus *bus = &busses[0];
 426
 427     bus->r[PCI_REGION_TYPE_IO].base = 0xc000;
 428
 429     if (bus->r[PCI_REGION_TYPE_MEM].sum < bus->r[PCI_REGION_TYPE_PREFMEM].sum) {
 430         bus->r[PCI_REGION_TYPE_MEM].base =
 431             ROOT_BASE(end,
 432                       bus->r[PCI_REGION_TYPE_MEM].sum,
 433                       bus->r[PCI_REGION_TYPE_MEM].max);
 434         bus->r[PCI_REGION_TYPE_PREFMEM].base =
 435             ROOT_BASE(bus->r[PCI_REGION_TYPE_MEM].base,
 436                       bus->r[PCI_REGION_TYPE_PREFMEM].sum,
 437                       bus->r[PCI_REGION_TYPE_PREFMEM].max);
 438         if (bus->r[PCI_REGION_TYPE_PREFMEM].base >= start) {
 439             return 0;
 440         }
 441     } else {
 442         bus->r[PCI_REGION_TYPE_PREFMEM].base =
 443             ROOT_BASE(end,
 444                       bus->r[PCI_REGION_TYPE_PREFMEM].sum,
 445                       bus->r[PCI_REGION_TYPE_PREFMEM].max);
 446         bus->r[PCI_REGION_TYPE_MEM].base =
 447             ROOT_BASE(bus->r[PCI_REGION_TYPE_PREFMEM].base,
 448                       bus->r[PCI_REGION_TYPE_MEM].sum,
 449                       bus->r[PCI_REGION_TYPE_MEM].max);
 450         if (bus->r[PCI_REGION_TYPE_MEM].base >= start) {
 451             return 0;
 452         }
 453     }
 454     return -1;
 455 }
 456
 457
 458 /****************************************************************
 459  * BAR assignment
 460  ****************************************************************/
 461
 462 static void pci_bios_init_bus_bases(struct pci_bus *bus)
 463 {
 464     u32 base, newbase, size;
 465     int type, i;
 466
 467     for (type = 0; type < PCI_REGION_TYPE_COUNT; type++) {
 468         dprintf(1, "  type %s max %x sum %x base %x\n", region_type_name[type],
 469                 bus->r[type].max, bus->r[type].sum, bus->r[type].base);
 470         base = bus->r[type].base;
 471         for (i = ARRAY_SIZE(bus->r[type].count)-1; i >= 0; i--) {
 472             size = pci_index_to_size(i, type);
 473             if (!bus->r[type].count[i])
 474                 continue;
 475             newbase = base + size * bus->r[type].count[i];
 476             dprintf(1, "    size %8x: %d bar(s), %8x -> %8x\n",
 477                     size, bus->r[type].count[i], base, newbase - 1);
 478             bus->r[type].bases[i] = base;
 479             base = newbase;
 480         }
 481     }
 482 }
 483
 484 static u32 pci_bios_bus_get_addr(struct pci_bus *bus, int type, u32 size)
 485 {
 486     u32 index, addr;
 487
 488     index = pci_size_to_index(size, type);
 489     addr = bus->r[type].bases[index];
 490     bus->r[type].bases[index] += pci_index_to_size(index, type);
 491     return addr;
 492 }
 493
 494 #define PCI_IO_SHIFT            8
 495 #define PCI_MEMORY_SHIFT        16
 496 #define PCI_PREF_MEMORY_SHIFT   16
 497
 498 static void pci_bios_map_devices(void)
 499 {
 500     // Map regions on each secondary bus.
 501     int secondary_bus;
 502     for (secondary_bus=1; secondary_bus<=MaxPCIBus; secondary_bus++) {
 503         struct pci_bus *s = &busses[secondary_bus];
 504         if (!s->bus_dev)
 505             continue;
 506         u16 bdf = s->bus_dev->bdf;
 507         struct pci_bus *parent = &busses[pci_bdf_to_bus(bdf)];
 508         int type;
 509         for (type = 0; type < PCI_REGION_TYPE_COUNT; type++) {
 510             s->r[type].base = pci_bios_bus_get_addr(
 511                 parent, type, s->r[type].size);
 512         }
 513         dprintf(1, "PCI: init bases bus %d (secondary)\n", secondary_bus);
 514         pci_bios_init_bus_bases(s);
 515
 516         u32 base = s->r[PCI_REGION_TYPE_IO].base;
 517         u32 limit = base + s->r[PCI_REGION_TYPE_IO].size - 1;
 518         pci_config_writeb(bdf, PCI_IO_BASE, base >> PCI_IO_SHIFT);
 519         pci_config_writew(bdf, PCI_IO_BASE_UPPER16, 0);
 520         pci_config_writeb(bdf, PCI_IO_LIMIT, limit >> PCI_IO_SHIFT);
 521         pci_config_writew(bdf, PCI_IO_LIMIT_UPPER16, 0);
 522
 523         base = s->r[PCI_REGION_TYPE_MEM].base;
 524         limit = base + s->r[PCI_REGION_TYPE_MEM].size - 1;
 525         pci_config_writew(bdf, PCI_MEMORY_BASE, base >> PCI_MEMORY_SHIFT);
 526         pci_config_writew(bdf, PCI_MEMORY_LIMIT, limit >> PCI_MEMORY_SHIFT);
 527
 528         base = s->r[PCI_REGION_TYPE_PREFMEM].base;
 529         limit = base + s->r[PCI_REGION_TYPE_PREFMEM].size - 1;
 530         pci_config_writew(bdf, PCI_PREF_MEMORY_BASE, base >> PCI_PREF_MEMORY_SHIFT);
 531         pci_config_writew(bdf, PCI_PREF_MEMORY_LIMIT, limit >> PCI_PREF_MEMORY_SHIFT);
 532         pci_config_writel(bdf, PCI_PREF_BASE_UPPER32, 0);
 533         pci_config_writel(bdf, PCI_PREF_LIMIT_UPPER32, 0);
 534     }
 535
 536     // Map regions on each device.
 537     struct pci_device *pci;
 538     foreachpci(pci) {
 539         if (pci->class == PCI_CLASS_BRIDGE_PCI)
 540             continue;
 541         u16 bdf = pci->bdf;
 542         dprintf(1, "PCI: map device bdf=%02x:%02x.%x\n"
 543                 , pci_bdf_to_bus(bdf), pci_bdf_to_dev(bdf), pci_bdf_to_fn(bdf));
 544         struct pci_bus *bus = &busses[pci_bdf_to_bus(bdf)];
 545         int i;
 546         for (i = 0; i < PCI_NUM_REGIONS; i++) {
 547             if (pci->bars[i].addr == 0)
 548                 continue;
 549
 550             int type = pci_addr_to_type(pci->bars[i].addr);
 551             u32 addr = pci_bios_bus_get_addr(bus, type, pci->bars[i].size);
 552             dprintf(1, "  bar %d, addr %x, size %x [%s]\n",
 553                     i, addr, pci->bars[i].size, region_type_name[type]);
 554             pci_set_io_region_addr(pci, i, addr);
 555
 556             if (pci->bars[i].is64)
 557                 i++;
 558         }
 559     }
 560 }
 561
 562
 563 /****************************************************************
 564  * Main setup code
 565  ****************************************************************/
 566
 567 void
 568 pci_setup(void)
 569 {
 570     if (CONFIG_COREBOOT || usingXen()) {
 571         // PCI setup already done by coreboot or Xen - just do probe.
 572         pci_probe_devices();
 573         return;
 574     }
 575
 576     dprintf(3, "pci setup\n");
 577
 578     u32 start = BUILD_PCIMEM_START;
 579     u32 end   = BUILD_PCIMEM_END;
 580
 581     dprintf(1, "=== PCI bus & bridge init ===\n");
 582     if (pci_probe_host() != 0) {
 583         return;
 584     }
 585     pci_bios_init_bus();
 586
 587     dprintf(1, "=== PCI device probing ===\n");
 588     pci_probe_devices();
 589
 590     dprintf(1, "=== PCI new allocation pass #1 ===\n");
 591     busses = malloc_tmp(sizeof(*busses) * (MaxPCIBus + 1));
 592     if (!busses) {
 593         warn_noalloc();
 594         return;
 595     }
 596     memset(busses, 0, sizeof(*busses) * (MaxPCIBus + 1));
 597     pci_bios_check_devices();
 598     if (pci_bios_init_root_regions(start, end) != 0) {
 599         panic("PCI: out of address space\n");
 600     }
 601
 602     dprintf(1, "=== PCI new allocation pass #2 ===\n");
 603     dprintf(1, "PCI: init bases bus 0 (primary)\n");
 604     pci_bios_init_bus_bases(&busses[0]);
 605     pci_bios_map_devices();
 606
 607     pci_bios_init_device_in_bus(0 /* host bus */);
 608
 609     struct pci_device *pci;
 610     foreachpci(pci) {
 611         pci_init_device(pci_isa_bridge_tbl, pci, NULL);
 612     }
 613
 614     free(busses);
 615 }