mono/arch/arm/arm-codegen.h

   1 /*
   2  * arm-codegen.h
   3  * Copyright (c) 2002-2003 Sergey Chaban <serge@wildwestsoftware.com>
   4  * Copyright 2005-2011 Novell Inc
   5  * Copyright 2011 Xamarin Inc
   6  * Licensed under the MIT license. See LICENSE file in the project root for full license information.
   7  */
   8
   9
  10 #ifndef ARM_H
  11 #define ARM_H
  12
  13 #ifdef __cplusplus
  14 extern "C" {
  15 #endif
  16
  17 typedef unsigned int arminstr_t;
  18 typedef unsigned int armword_t;
  19
  20 #if defined(_MSC_VER) || defined(__CC_NORCROFT)
  21         void __inline _arm_emit(arminstr_t** p, arminstr_t i) {**p = i; (*p)++;}
  22 #       define ARM_EMIT(p, i) _arm_emit((arminstr_t**)&p, (arminstr_t)(i))
  23 #else
  24 #       define ARM_EMIT(p, i) do { arminstr_t *__ainstrp = (void*)(p); *__ainstrp = (arminstr_t)(i); (p) = (void*)(__ainstrp+1);} while (0)
  25 #endif
  26
  27 #if defined(_MSC_VER) && !defined(ARM_NOIASM)
  28 #       define ARM_IASM(_expr) __emit (_expr)
  29 #else
  30 #       define ARM_IASM(_expr)
  31 #endif
  32
  33 /* even_scale = rot << 1 */
  34 #define ARM_SCALE(imm8, even_scale) ( ((imm8) >> (even_scale)) | ((imm8) << (32 - even_scale)) )
  35
  36
  37
  38 typedef enum {
  39         ARMREG_R0 = 0,
  40         ARMREG_R1,
  41         ARMREG_R2,
  42         ARMREG_R3,
  43         ARMREG_R4,
  44         ARMREG_R5,
  45         ARMREG_R6,
  46         ARMREG_R7,
  47         ARMREG_R8,
  48         ARMREG_R9,
  49         ARMREG_R10,
  50         ARMREG_R11,
  51         ARMREG_R12,
  52         ARMREG_R13,
  53         ARMREG_R14,
  54         ARMREG_R15,
  55
  56
  57         /* aliases */
  58         /* args */
  59         ARMREG_A1 = ARMREG_R0,
  60         ARMREG_A2 = ARMREG_R1,
  61         ARMREG_A3 = ARMREG_R2,
  62         ARMREG_A4 = ARMREG_R3,
  63
  64         /* local vars */
  65         ARMREG_V1 = ARMREG_R4,
  66         ARMREG_V2 = ARMREG_R5,
  67         ARMREG_V3 = ARMREG_R6,
  68         ARMREG_V4 = ARMREG_R7,
  69         ARMREG_V5 = ARMREG_R8,
  70         ARMREG_V6 = ARMREG_R9,
  71         ARMREG_V7 = ARMREG_R10,
  72
  73         ARMREG_FP = ARMREG_R11,
  74         ARMREG_IP = ARMREG_R12,
  75         ARMREG_SP = ARMREG_R13,
  76         ARMREG_LR = ARMREG_R14,
  77         ARMREG_PC = ARMREG_R15,
  78
  79         /* co-processor */
  80         ARMREG_CR0 = 0,
  81         ARMREG_CR1,
  82         ARMREG_CR2,
  83         ARMREG_CR3,
  84         ARMREG_CR4,
  85         ARMREG_CR5,
  86         ARMREG_CR6,
  87         ARMREG_CR7,
  88         ARMREG_CR8,
  89         ARMREG_CR9,
  90         ARMREG_CR10,
  91         ARMREG_CR11,
  92         ARMREG_CR12,
  93         ARMREG_CR13,
  94         ARMREG_CR14,
  95         ARMREG_CR15,
  96
  97         /* XScale: acc0 on CP0 */
  98         ARMREG_ACC0 = ARMREG_CR0,
  99
 100         ARMREG_MAX = ARMREG_R15
 101 } ARMReg;
 102
 103 /* number of argument registers */
 104 #define ARM_NUM_ARG_REGS 4
 105
 106 /* bitvector for all argument regs (A1-A4) */
 107 #define ARM_ALL_ARG_REGS \
 108         (1 << ARMREG_A1) | (1 << ARMREG_A2) | (1 << ARMREG_A3) | (1 << ARMREG_A4)
 109
 110
 111 typedef enum {
 112         ARMCOND_EQ = 0x0,          /* Equal; Z = 1 */
 113         ARMCOND_NE = 0x1,          /* Not equal, or unordered; Z = 0 */
 114         ARMCOND_CS = 0x2,          /* Carry set; C = 1 */
 115         ARMCOND_HS = ARMCOND_CS,   /* Unsigned higher or same; */
 116         ARMCOND_CC = 0x3,          /* Carry clear; C = 0 */
 117         ARMCOND_LO = ARMCOND_CC,   /* Unsigned lower */
 118         ARMCOND_MI = 0x4,          /* Negative; N = 1 */
 119         ARMCOND_PL = 0x5,          /* Positive or zero; N = 0 */
 120         ARMCOND_VS = 0x6,          /* Overflow; V = 1 */
 121         ARMCOND_VC = 0x7,          /* No overflow; V = 0 */
 122         ARMCOND_HI = 0x8,          /* Unsigned higher; C = 1 && Z = 0 */
 123         ARMCOND_LS = 0x9,          /* Unsigned lower or same; C = 0 || Z = 1 */
 124         ARMCOND_GE = 0xA,          /* Signed greater than or equal; N = V */
 125         ARMCOND_LT = 0xB,          /* Signed less than; N != V */
 126         ARMCOND_GT = 0xC,          /* Signed greater than; Z = 0 && N = V */
 127         ARMCOND_LE = 0xD,          /* Signed less than or equal; Z = 1 && N != V */
 128         ARMCOND_AL = 0xE,          /* Always */
 129         ARMCOND_NV = 0xF,          /* Never */
 130
 131         ARMCOND_SHIFT = 28
 132 } ARMCond;
 133
 134 #define ARMCOND_MASK (ARMCOND_NV << ARMCOND_SHIFT)
 135
 136 #define ARM_DEF_COND(cond) (((cond) & 0xF) << ARMCOND_SHIFT)
 137
 138
 139
 140 typedef enum {
 141         ARMSHIFT_LSL = 0,
 142         ARMSHIFT_LSR = 1,
 143         ARMSHIFT_ASR = 2,
 144         ARMSHIFT_ROR = 3,
 145
 146         ARMSHIFT_ASL = ARMSHIFT_LSL
 147         /* rrx = (ror, 1) */
 148 } ARMShiftType;
 149
 150
 151 typedef struct {
 152         armword_t PSR_c : 8;
 153         armword_t PSR_x : 8;
 154         armword_t PSR_s : 8;
 155         armword_t PSR_f : 8;
 156 } ARMPSR;
 157
 158 typedef enum {
 159         ARMOP_AND = 0x0,
 160         ARMOP_EOR = 0x1,
 161         ARMOP_SUB = 0x2,
 162         ARMOP_RSB = 0x3,
 163         ARMOP_ADD = 0x4,
 164         ARMOP_ADC = 0x5,
 165         ARMOP_SBC = 0x6,
 166         ARMOP_RSC = 0x7,
 167         ARMOP_TST = 0x8,
 168         ARMOP_TEQ = 0x9,
 169         ARMOP_CMP = 0xa,
 170         ARMOP_CMN = 0xb,
 171         ARMOP_ORR = 0xc,
 172         ARMOP_MOV = 0xd,
 173         ARMOP_BIC = 0xe,
 174         ARMOP_MVN = 0xf,
 175
 176
 177         /* not really opcodes */
 178
 179         ARMOP_STR = 0x0,
 180         ARMOP_LDR = 0x1,
 181
 182         /* ARM2+ */
 183         ARMOP_MUL   = 0x0, /* Rd := Rm*Rs */
 184         ARMOP_MLA   = 0x1, /* Rd := (Rm*Rs)+Rn */
 185
 186         /* ARM3M+ */
 187         ARMOP_UMULL = 0x4,
 188         ARMOP_UMLAL = 0x5,
 189         ARMOP_SMULL = 0x6,
 190         ARMOP_SMLAL = 0x7,
 191
 192         /* for data transfers with register offset */
 193         ARM_UP   = 1,
 194         ARM_DOWN = 0
 195 } ARMOpcode;
 196
 197 typedef enum {
 198         THUMBOP_AND  = 0,
 199         THUMBOP_EOR  = 1,
 200         THUMBOP_LSL  = 2,
 201         THUMBOP_LSR  = 3,
 202         THUMBOP_ASR  = 4,
 203         THUMBOP_ADC  = 5,
 204         THUMBOP_SBC  = 6,
 205         THUMBOP_ROR  = 7,
 206         THUMBOP_TST  = 8,
 207         THUMBOP_NEG  = 9,
 208         THUMBOP_CMP  = 10,
 209         THUMBOP_CMN  = 11,
 210         THUMBOP_ORR  = 12,
 211         THUMBOP_MUL  = 13,
 212         THUMBOP_BIC  = 14,
 213         THUMBOP_MVN  = 15,
 214         THUMBOP_MOV  = 16,
 215         THUMBOP_CMPI = 17,
 216         THUMBOP_ADD  = 18,
 217         THUMBOP_SUB  = 19,
 218         THUMBOP_CMPH = 19,
 219         THUMBOP_MOVH = 20
 220 } ThumbOpcode;
 221
 222
 223 /* Generic form - all ARM instructions are conditional. */
 224 typedef struct {
 225         arminstr_t icode : 28;
 226         arminstr_t cond  :  4;
 227 } ARMInstrGeneric;
 228
 229
 230
 231 /* Branch or Branch with Link instructions. */
 232 typedef struct {
 233         arminstr_t offset : 24;
 234         arminstr_t link   :  1;
 235         arminstr_t tag    :  3; /* 1 0 1 */
 236         arminstr_t cond   :  4;
 237 } ARMInstrBR;
 238
 239 #define ARM_BR_ID 5
 240 #define ARM_BR_MASK 7 << 25
 241 #define ARM_BR_TAG ARM_BR_ID << 25
 242
 243 #define ARM_DEF_BR(offs, l, cond) ((offs) | ((l) << 24) | (ARM_BR_TAG) | (cond << ARMCOND_SHIFT))
 244
 245 /* branch */
 246 #define ARM_B_COND(p, cond, offset) ARM_EMIT(p, ARM_DEF_BR(offset, 0, cond))
 247 #define ARM_B(p, offs) ARM_B_COND((p), ARMCOND_AL, (offs))
 248 /* branch with link */
 249 #define ARM_BL_COND(p, cond, offset) ARM_EMIT(p, ARM_DEF_BR(offset, 1, cond))
 250 #define ARM_BL(p, offs) ARM_BL_COND((p), ARMCOND_AL, (offs))
 251
 252 #define ARM_DEF_BX(reg,sub,cond) (0x12fff << 8 | (reg) | ((sub) << 4) | ((cond) << ARMCOND_SHIFT))
 253
 254 #define ARM_BX_COND(p, cond, reg) ARM_EMIT(p, ARM_DEF_BX(reg, 1, cond))
 255 #define ARM_BX(p, reg) ARM_BX_COND((p), ARMCOND_AL, (reg))
 256
 257 #define ARM_BLX_REG_COND(p, cond, reg) ARM_EMIT(p, ARM_DEF_BX(reg, 3, cond))
 258 #define ARM_BLX_REG(p, reg) ARM_BLX_REG_COND((p), ARMCOND_AL, (reg))
 259
 260 /* Data Processing Instructions - there are 3 types. */
 261
 262 typedef struct {
 263         arminstr_t imm : 8;
 264         arminstr_t rot : 4;
 265 } ARMDPI_op2_imm;
 266
 267 typedef struct {
 268         arminstr_t rm   : 4;
 269         arminstr_t tag  : 1; /* 0 - immediate shift, 1 - reg shift */
 270         arminstr_t type : 2; /* shift type - logical, arithmetic, rotate */
 271 } ARMDPI_op2_reg_shift;
 272
 273
 274 /* op2 is reg shift by imm */
 275 typedef union {
 276         ARMDPI_op2_reg_shift r2;
 277         struct {
 278                 arminstr_t _dummy_r2 : 7;
 279                 arminstr_t shift : 5;
 280         } imm;
 281 } ARMDPI_op2_reg_imm;
 282
 283 /* op2 is reg shift by reg */
 284 typedef union {
 285         ARMDPI_op2_reg_shift r2;
 286         struct {
 287                 arminstr_t _dummy_r2 : 7;
 288                 arminstr_t pad       : 1; /* always 0, to differentiate from HXFER etc. */
 289                 arminstr_t rs        : 4;
 290         } reg;
 291 } ARMDPI_op2_reg_reg;
 292
 293 /* Data processing instrs */
 294 typedef union {
 295         ARMDPI_op2_imm op2_imm;
 296
 297         ARMDPI_op2_reg_shift op2_reg;
 298         ARMDPI_op2_reg_imm op2_reg_imm;
 299         ARMDPI_op2_reg_reg op2_reg_reg;
 300
 301         struct {
 302                 arminstr_t op2    : 12; /* raw operand 2 */
 303                 arminstr_t rd     :  4; /* destination reg */
 304                 arminstr_t rn     :  4; /* first operand reg */
 305                 arminstr_t s      :  1; /* S-bit controls PSR update */
 306                 arminstr_t opcode :  4; /* arithmetic/logic operation */
 307                 arminstr_t type   :  1; /* type of op2, 0 = register, 1 = immediate */
 308                 arminstr_t tag    :  2; /* 0 0 */
 309                 arminstr_t cond   :  4;
 310         } all;
 311 } ARMInstrDPI;
 312
 313 #define ARM_DPI_ID 0
 314 #define ARM_DPI_MASK 3 << 26
 315 #define ARM_DPI_TAG ARM_DPI_ID << 26
 316
 317 #define ARM_DEF_DPI_IMM_COND(imm8, rot, rd, rn, s, op, cond) \
 318         ((imm8) & 0xFF)      | \
 319         (((rot) & 0xF) << 8) | \
 320         ((rd) << 12)         | \
 321         ((rn) << 16)         | \
 322         ((s) << 20)          | \
 323         ((op) << 21)         | \
 324         (1 << 25)            | \
 325         (ARM_DPI_TAG)        | \
 326         ARM_DEF_COND(cond)
 327
 328
 329 #define ARM_DEF_DPI_IMM(imm8, rot, rd, rn, s, op) \
 330         ARM_DEF_DPI_IMM_COND(imm8, rot, rd, rn, s, op, ARMCOND_AL)
 331
 332 /* codegen */
 333 #define ARM_DPIOP_REG_IMM8ROT_COND(p, op, rd, rn, imm8, rot, cond) \
 334         ARM_EMIT(p, ARM_DEF_DPI_IMM_COND((imm8), ((rot) >> 1), (rd), (rn), 0, (op), cond))
 335 #define ARM_DPIOP_S_REG_IMM8ROT_COND(p, op, rd, rn, imm8, rot, cond) \
 336         ARM_EMIT(p, ARM_DEF_DPI_IMM_COND((imm8), ((rot) >> 1), (rd), (rn), 1, (op), cond))
 337
 338 /* inline */
 339 #define ARM_IASM_DPIOP_REG_IMM8ROT_COND(p, op, rd, rn, imm8, rot, cond) \
 340         ARM_IASM(ARM_DEF_DPI_IMM_COND((imm8), ((rot) >> 1), (rd), (rn), 0, (op), cond))
 341 #define ARM_IASM_DPIOP_S_REG_IMM8ROT_COND(p, op, rd, rn, imm8, rot, cond) \
 342         ARM_IASM(ARM_DEF_DPI_IMM_COND((imm8), ((rot) >> 1), (rd), (rn), 1, (op), cond))
 343
 344
 345
 346 #define ARM_DEF_DPI_REG_IMMSHIFT_COND(rm, shift_type, imm_shift, rd, rn, s, op, cond) \
 347         (rm)                        | \
 348         ((shift_type & 3) << 5)     | \
 349         (((imm_shift) & 0x1F) << 7) | \
 350         ((rd) << 12)                | \
 351         ((rn) << 16)                | \
 352         ((s) << 20)                 | \
 353         ((op) << 21)                | \
 354         (ARM_DPI_TAG)               | \
 355         ARM_DEF_COND(cond)
 356
 357 /* codegen */
 358 #define ARM_DPIOP_REG_IMMSHIFT_COND(p, op, rd, rn, rm, shift_t, imm_shift, cond) \
 359         ARM_EMIT(p, ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), shift_t, imm_shift, (rd), (rn), 0, (op), cond))
 360
 361 #define ARM_DPIOP_S_REG_IMMSHIFT_COND(p, op, rd, rn, rm, shift_t, imm_shift, cond) \
 362         ARM_EMIT(p, ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), shift_t, imm_shift, (rd), (rn), 1, (op), cond))
 363
 364 #define ARM_DPIOP_REG_REG_COND(p, op, rd, rn, rm, cond) \
 365         ARM_EMIT(p, ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), ARMSHIFT_LSL, 0, (rd), (rn), 0, (op), cond))
 366
 367 #define ARM_DPIOP_S_REG_REG_COND(p, op, rd, rn, rm, cond) \
 368         ARM_EMIT(p, ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), ARMSHIFT_LSL, 0, (rd), (rn), 1, (op), cond))
 369
 370 /* inline */
 371 #define ARM_IASM_DPIOP_REG_IMMSHIFT_COND(p, op, rd, rn, rm, shift_t, imm_shift, cond) \
 372         ARM_IASM(ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), shift_t, imm_shift, (rd), (rn), 0, (op), cond))
 373
 374 #define ARM_IASM_DPIOP_S_REG_IMMSHIFT_COND(p, op, rd, rn, rm, shift_t, imm_shift, cond) \
 375         ARM_IASM(ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), shift_t, imm_shift, (rd), (rn), 1, (op), cond))
 376
 377 #define ARM_IASM_DPIOP_REG_REG_COND(p, op, rd, rn, rm, cond) \
 378         ARM_IASM(ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), ARMSHIFT_LSL, 0, (rd), (rn), 0, (op), cond))
 379
 380 #define ARM_IASM_DPIOP_S_REG_REG_COND(p, op, rd, rn, rm, cond) \
 381         ARM_IASM_EMIT(ARM_DEF_DPI_REG_IMMSHIFT_COND((rm), ARMSHIFT_LSL, 0, (rd), (rn), 1, (op), cond))
 382
 383
 384 /* Rd := Rn op (Rm shift_type Rs) */
 385 #define ARM_DEF_DPI_REG_REGSHIFT_COND(rm, shift_type, rs, rd, rn, s, op, cond) \
 386         (rm)                        | \
 387         (1 << 4)                    | \
 388         ((shift_type & 3) << 5)     | \
 389         ((rs) << 8)                 | \
 390         ((rd) << 12)                | \
 391         ((rn) << 16)                | \
 392         ((s) << 20)                 | \
 393         ((op) << 21)                | \
 394         (ARM_DPI_TAG)               | \
 395         ARM_DEF_COND(cond)
 396
 397 /* codegen */
 398 #define ARM_DPIOP_REG_REGSHIFT_COND(p, op, rd, rn, rm, shift_t, rs, cond) \
 399         ARM_EMIT(p, ARM_DEF_DPI_REG_REGSHIFT_COND((rm), shift_t, (rs), (rd), (rn), 0, (op), cond))
 400
 401 #define ARM_DPIOP_S_REG_REGSHIFT_COND(p, op, rd, rn, rm, shift_t, rs, cond) \
 402         ARM_EMIT(p, ARM_DEF_DPI_REG_REGSHIFT_COND((rm), shift_t, (rs), (rd), (rn), 1, (op), cond))
 403
 404 /* inline */
 405 #define ARM_IASM_DPIOP_REG_REGSHIFT_COND(p, op, rd, rn, rm, shift_t, rs, cond) \
 406         ARM_IASM(ARM_DEF_DPI_REG_REGSHIFT_COND((rm), shift_t, (rs), (rd), (rn), 0, (op), cond))
 407
 408 #define ARM_IASM_DPIOP_S_REG_REGSHIFT_COND(p, op, rd, rn, rm, shift_t, rs, cond) \
 409         ARM_IASM(ARM_DEF_DPI_REG_REGSHIFT_COND((rm), shift_t, (rs), (rd), (rn), 1, (op), cond))
 410
 411
 412
 413 /* Multiple register transfer. */
 414 typedef struct {
 415         arminstr_t reg_list : 16; /* bitfield */
 416         arminstr_t rn       :  4; /* base reg */
 417         arminstr_t ls       :  1; /* load(1)/store(0) */
 418         arminstr_t wb       :  1; /* write-back "!" */
 419         arminstr_t s        :  1; /* restore PSR, force user bit */
 420         arminstr_t u        :  1; /* up/down */
 421         arminstr_t p        :  1; /* pre(1)/post(0) index */
 422         arminstr_t tag      :  3; /* 1 0 0 */
 423         arminstr_t cond     :  4;
 424 } ARMInstrMRT;
 425
 426 #define ARM_MRT_ID 4
 427 #define ARM_MRT_MASK 7 << 25
 428 #define ARM_MRT_TAG ARM_MRT_ID << 25
 429
 430 #define ARM_DEF_MRT(regs, rn, l, w, s, u, p, cond) \
 431         (regs)        | \
 432         (rn << 16)    | \
 433         (l << 20)     | \
 434         (w << 21)     | \
 435         (s << 22)     | \
 436         (u << 23)     | \
 437         (p << 24)     | \
 438         (ARM_MRT_TAG) | \
 439         ARM_DEF_COND(cond)
 440
 441
 442 #define ARM_LDM(p, base, regs) ARM_EMIT(p, ARM_DEF_MRT(regs, base, 1, 0, 0, 1, 0, ARMCOND_AL))
 443 #define ARM_STM(p, base, regs) ARM_EMIT(p, ARM_DEF_MRT(regs, base, 0, 0, 0, 1, 0, ARMCOND_AL))
 444
 445 /* stmdb sp!, {regs} */
 446 #define ARM_PUSH(p, regs) ARM_EMIT(p, ARM_DEF_MRT(regs, ARMREG_SP, 0, 1, 0, 0, 1, ARMCOND_AL))
 447 #define ARM_IASM_PUSH(regs) ARM_IASM(ARM_DEF_MRT(regs, ARMREG_SP, 0, 1, 0, 0, 1, ARMCOND_AL))
 448
 449 /* ldmia sp!, {regs} */
 450 #define ARM_POP(p, regs) ARM_EMIT(p, ARM_DEF_MRT(regs, ARMREG_SP, 1, 1, 0, 1, 0, ARMCOND_AL))
 451 #define ARM_IASM_POP(regs) ARM_IASM_EMIT(ARM_DEF_MRT(regs, ARMREG_SP, 1, 1, 0, 1, 0, ARMCOND_AL))
 452
 453 /* ldmia sp, {regs} ; (no write-back) */
 454 #define ARM_POP_NWB(p, regs) ARM_EMIT(p, ARM_DEF_MRT(regs, ARMREG_SP, 1, 0, 0, 1, 0, ARMCOND_AL))
 455 #define ARM_IASM_POP_NWB(regs) ARM_IASM_EMIT(ARM_DEF_MRT(regs, ARMREG_SP, 1, 0, 0, 1, 0, ARMCOND_AL))
 456
 457 #define ARM_PUSH1(p, r1) ARM_PUSH(p, (1 << r1))
 458 #define ARM_PUSH2(p, r1, r2) ARM_PUSH(p, (1 << r1) | (1 << r2))
 459 #define ARM_PUSH3(p, r1, r2, r3) ARM_PUSH(p, (1 << r1) | (1 << r2) | (1 << r3))
 460 #define ARM_PUSH4(p, r1, r2, r3, r4) ARM_PUSH(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4))
 461 #define ARM_PUSH5(p, r1, r2, r3, r4, r5) ARM_PUSH(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5))
 462 #define ARM_PUSH6(p, r1, r2, r3, r4, r5, r6) ARM_PUSH(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5) | (1 << r6))
 463 #define ARM_PUSH7(p, r1, r2, r3, r4, r5, r6, r7) ARM_PUSH(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5) | (1 << r6) | (1 << r7))
 464 #define ARM_PUSH8(p, r1, r2, r3, r4, r5, r6, r7, r8) ARM_PUSH(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5) | (1 << r6) | (1 << r7) | (1 << r8))
 465
 466 #define ARM_POP8(p, r1, r2, r3, r4, r5, r6, r7, r8) ARM_POP(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5) | (1 << r6) | (1 << r7) | (1 << r8))
 467 #define ARM_POP7(p, r1, r2, r3, r4, r5, r6, r7) ARM_POP(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5) | (1 << r6) | (1 << r7))
 468 #define ARM_POP6(p, r1, r2, r3, r4, r5, r6) ARM_POP(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5) | (1 << r6))
 469 #define ARM_POP5(p, r1, r2, r3, r4, r5) ARM_POP(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4) | (1 << r5))
 470 #define ARM_POP4(p, r1, r2, r3, r4) ARM_POP(p, (1 << r1) | (1 << r2) | (1 << r3) | (1 << r4))
 471 #define ARM_POP3(p, r1, r2, r3) ARM_POP(p, (1 << r1) | (1 << r2) | (1 << r3))
 472 #define ARM_POP2(p, r1, r2) ARM_POP(p, (1 << r1) | (1 << r2))
 473 #define ARM_POP1(p, r1) ARM_POP(p, (1 << r1))
 474
 475
 476 /* Multiply instructions */
 477 typedef struct {
 478         arminstr_t rm     : 4;
 479         arminstr_t tag2   : 4;   /* 9 */
 480         arminstr_t rs     : 4;
 481         arminstr_t rn     : 4;
 482         arminstr_t rd     : 4;
 483         arminstr_t s      : 1;
 484         arminstr_t opcode : 3;
 485         arminstr_t tag    : 4;
 486         arminstr_t cond   : 4;
 487 } ARMInstrMul;
 488
 489 #define ARM_MUL_ID 9
 490 #define ARM_DEF_MUL_COND(op, rd, rm, rs, rn, s, cond) \
 491         (rm)             | \
 492         ARM_MUL_ID << 4  | \
 493         ((rs) << 8)      | \
 494         ((rn) << 12)     | \
 495         ((rd) << 16)     | \
 496         ((s & 1) << 20)  | \
 497         ((op & 7) << 21) | \
 498         ARM_DEF_COND(cond)
 499
 500 /* Rd := (Rm * Rs)[31:0]; 32 x 32 -> 32 */
 501 #define ARM_MUL_COND(p, rd, rm, rs, cond) \
 502         ARM_EMIT(p, ARM_DEF_MUL_COND(ARMOP_MUL, rd, rm, rs, 0, 0, cond))
 503 #define ARM_MUL(p, rd, rm, rs) \
 504         ARM_MUL_COND(p, rd, rm, rs, ARMCOND_AL)
 505 #define ARM_MULS_COND(p, rd, rm, rs, cond) \
 506         ARM_EMIT(p, ARM_DEF_MUL_COND(ARMOP_MUL, rd, rm, rs, 0, 1, cond))
 507 #define ARM_MULS(p, rd, rm, rs) \
 508         ARM_MULS_COND(p, rd, rm, rs, ARMCOND_AL)
 509 #define ARM_MUL_REG_REG(p, rd, rm, rs) ARM_MUL(p, rd, rm, rs)
 510 #define ARM_MULS_REG_REG(p, rd, rm, rs) ARM_MULS(p, rd, rm, rs)
 511
 512 /* inline */
 513 #define ARM_IASM_MUL_COND(rd, rm, rs, cond) \
 514         ARM_IASM_EMIT(ARM_DEF_MUL_COND(ARMOP_MUL, rd, rm, rs, 0, 0, cond))
 515 #define ARM_IASM_MUL(rd, rm, rs) \
 516         ARM_IASM_MUL_COND(rd, rm, rs, ARMCOND_AL)
 517 #define ARM_IASM_MULS_COND(rd, rm, rs, cond) \
 518         ARM_IASM_EMIT(ARM_DEF_MUL_COND(ARMOP_MUL, rd, rm, rs, 0, 1, cond))
 519 #define ARM_IASM_MULS(rd, rm, rs) \
 520         ARM_IASM_MULS_COND(rd, rm, rs, ARMCOND_AL)
 521
 522
 523 /* Rd := (Rm * Rs) + Rn; 32x32+32->32 */
 524 #define ARM_MLA_COND(p, rd, rm, rs, rn, cond) \
 525         ARM_EMIT(p, ARM_DEF_MUL_COND(ARMOP_MLA, rd, rm, rs, rn, 0, cond))
 526 #define ARM_MLA(p, rd, rm, rs, rn) \
 527         ARM_MLA_COND(p, rd, rm, rs, rn, ARMCOND_AL)
 528 #define ARM_MLAS_COND(p, rd, rm, rs, rn, cond) \
 529         ARM_EMIT(p, ARM_DEF_MUL_COND(ARMOP_MLA, rd, rm, rs, rn, 1, cond))
 530 #define ARM_MLAS(p, rd, rm, rs, rn) \
 531         ARM_MLAS_COND(p, rd, rm, rs, rn, ARMCOND_AL)
 532
 533 /* inline */
 534 #define ARM_IASM_MLA_COND(rd, rm, rs, rn, cond) \
 535         ARM_IASM_EMIT(ARM_DEF_MUL_COND(ARMOP_MLA, rd, rm, rs, rn, 0, cond))
 536 #define ARM_IASM_MLA(rd, rm, rs, rn) \
 537         ARM_IASM_MLA_COND(rd, rm, rs, rn, ARMCOND_AL)
 538 #define ARM_IASM_MLAS_COND(rd, rm, rs, rn, cond) \
 539         ARM_IASM_EMIT(ARM_DEF_MUL_COND(ARMOP_MLA, rd, rm, rs, rn, 1, cond))
 540 #define ARM_IASM_MLAS(rd, rm, rs, rn) \
 541         ARM_IASM_MLAS_COND(rd, rm, rs, rn, ARMCOND_AL)
 542
 543
 544
 545 /*  Word/byte transfer */
 546 typedef union {
 547         ARMDPI_op2_reg_imm op2_reg_imm;
 548         struct {
 549                 arminstr_t op2_imm : 12;
 550                 arminstr_t rd      :  4;
 551                 arminstr_t rn      :  4;
 552                 arminstr_t ls      :  1;
 553                 arminstr_t wb      :  1;
 554                 arminstr_t b       :  1;
 555                 arminstr_t u       :  1; /* down(0) / up(1) */
 556                 arminstr_t p       :  1; /* post-index(0) / pre-index(1) */
 557                 arminstr_t type    :  1; /* imm(0) / register(1) */
 558                 arminstr_t tag     :  2; /* 0 1 */
 559                 arminstr_t cond    :  4;
 560         } all;
 561 } ARMInstrWXfer;
 562
 563 #define ARM_WXFER_ID 1
 564 #define ARM_WXFER_MASK 3 << 26
 565 #define ARM_WXFER_TAG ARM_WXFER_ID << 26
 566
 567
 568 #define ARM_DEF_WXFER_IMM(imm12, rd, rn, ls, wb, b, p, cond) \
 569         ((((int)imm12) < 0) ? -(int)(imm12) : (imm12)) | \
 570         ((rd) << 12)                                   | \
 571         ((rn) << 16)                                   | \
 572         ((ls) << 20)                                   | \
 573         ((wb) << 21)                                   | \
 574         ((b)  << 22)                                   | \
 575         (((int)(imm12) >= 0) << 23)                    | \
 576         ((p) << 24)                                    | \
 577         ARM_WXFER_TAG                                  | \
 578         ARM_DEF_COND(cond)
 579
 580 #define ARM_WXFER_MAX_OFFS 0xFFF
 581
 582 /* this macro checks for imm12 bounds */
 583 #define ARM_EMIT_WXFER_IMM(ptr, imm12, rd, rn, ls, wb, b, p, cond) \
 584         do { \
 585                 int _imm12 = (int)(imm12) < -ARM_WXFER_MAX_OFFS  \
 586                              ? -ARM_WXFER_MAX_OFFS               \
 587                              : (int)(imm12) > ARM_WXFER_MAX_OFFS \
 588                              ? ARM_WXFER_MAX_OFFS                \
 589                              : (int)(imm12);                     \
 590                 ARM_EMIT((ptr), \
 591                 ARM_DEF_WXFER_IMM(_imm12, (rd), (rn), (ls), (wb), (b), (p), (cond))); \
 592         } while (0)
 593
 594
 595 /* LDRx */
 596 /* immediate offset, post-index */
 597 #define ARM_LDR_IMM_POST_COND(p, rd, rn, imm, cond) \
 598         ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_LDR, 0, 0, 0, cond))
 599
 600 #define ARM_LDR_IMM_POST(p, rd, rn, imm) ARM_LDR_IMM_POST_COND(p, rd, rn, imm, ARMCOND_AL)
 601
 602 #define ARM_LDRB_IMM_POST_COND(p, rd, rn, imm, cond) \
 603         ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_LDR, 0, 1, 0, cond))
 604
 605 #define ARM_LDRB_IMM_POST(p, rd, rn, imm) ARM_LDRB_IMM_POST_COND(p, rd, rn, imm, ARMCOND_AL)
 606
 607 /* immediate offset, pre-index */
 608 #define ARM_LDR_IMM_COND(p, rd, rn, imm, cond) \
 609         ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_LDR, 0, 0, 1, cond))
 610
 611 #define ARM_LDR_IMM(p, rd, rn, imm) ARM_LDR_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 612
 613 #define ARM_LDRB_IMM_COND(p, rd, rn, imm, cond) \
 614         ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_LDR, 0, 1, 1, cond))
 615
 616 #define ARM_LDRB_IMM(p, rd, rn, imm) ARM_LDRB_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 617
 618 /* STRx */
 619 /* immediate offset, post-index */
 620 #define ARM_STR_IMM_POST_COND(p, rd, rn, imm, cond) \
 621         ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_STR, 0, 0, 0, cond))
 622
 623 #define ARM_STR_IMM_POST(p, rd, rn, imm) ARM_STR_IMM_POST_COND(p, rd, rn, imm, ARMCOND_AL)
 624
 625 #define ARM_STRB_IMM_POST_COND(p, rd, rn, imm, cond) \
 626         ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_STR, 0, 1, 0, cond))
 627
 628 #define ARM_STRB_IMM_POST(p, rd, rn, imm) ARM_STRB_IMM_POST_COND(p, rd, rn, imm, ARMCOND_AL)
 629
 630 /* immediate offset, pre-index */
 631 #define ARM_STR_IMM_COND(p, rd, rn, imm, cond) \
 632         ARM_EMIT_WXFER_IMM(p, imm, rd, rn, ARMOP_STR, 0, 0, 1, cond)
 633 /*      ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_STR, 0, 0, 1, cond)) */
 634
 635 #define ARM_STR_IMM(p, rd, rn, imm) ARM_STR_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 636
 637 #define ARM_STRB_IMM_COND(p, rd, rn, imm, cond) \
 638         ARM_EMIT(p, ARM_DEF_WXFER_IMM(imm, rd, rn, ARMOP_STR, 0, 1, 1, cond))
 639
 640 #define ARM_STRB_IMM(p, rd, rn, imm) ARM_STRB_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 641
 642 /* write-back */
 643 #define ARM_STR_IMM_WB_COND(p, rd, rn, imm, cond) \
 644         ARM_EMIT_WXFER_IMM(p, imm, rd, rn, ARMOP_STR, 1, 0, 1, cond)
 645 #define ARM_STR_IMM_WB(p, rd, rn, imm) ARM_STR_IMM_WB_COND(p, rd, rn, imm, ARMCOND_AL)
 646
 647
 648 #define ARM_DEF_WXFER_REG_REG_UPDOWN_COND(rm, shift_type, shift, rd, rn, ls, wb, b, u, p, cond) \
 649         (rm)                | \
 650         ((shift_type) << 5) | \
 651         ((shift) << 7)      | \
 652         ((rd) << 12)        | \
 653         ((rn) << 16)        | \
 654         ((ls) << 20)        | \
 655         ((wb) << 21)        | \
 656         ((b)  << 22)        | \
 657         ((u)  << 23)        | \
 658         ((p)  << 24)        | \
 659         (1    << 25)        | \
 660         ARM_WXFER_TAG       | \
 661         ARM_DEF_COND(cond)
 662
 663 #define ARM_DEF_WXFER_REG_REG_COND(rm, shift_type, shift, rd, rn, ls, wb, b, p, cond) \
 664         ARM_DEF_WXFER_REG_REG_UPDOWN_COND(rm, shift_type, shift, rd, rn, ls, wb, b, ARM_UP, p, cond)
 665 #define ARM_DEF_WXFER_REG_MINUS_REG_COND(rm, shift_type, shift, rd, rn, ls, wb, b, p, cond) \
 666         ARM_DEF_WXFER_REG_REG_UPDOWN_COND(rm, shift_type, shift, rd, rn, ls, wb, b, ARM_DOWN, p, cond)
 667
 668
 669 #define ARM_LDR_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, cond) \
 670         ARM_EMIT(p, ARM_DEF_WXFER_REG_REG_COND(rm, shift_type, shift, rd, rn, ARMOP_LDR, 0, 0, 1, cond))
 671 #define ARM_LDR_REG_REG_SHIFT(p, rd, rn, rm, shift_type, shift) \
 672         ARM_LDR_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, ARMCOND_AL)
 673 #define ARM_LDR_REG_REG(p, rd, rn, rm) \
 674         ARM_LDR_REG_REG_SHIFT(p, rd, rn, rm, ARMSHIFT_LSL, 0)
 675
 676 #define ARM_LDRB_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, cond) \
 677         ARM_EMIT(p, ARM_DEF_WXFER_REG_REG_COND(rm, shift_type, shift, rd, rn, ARMOP_LDR, 0, 1, 1, cond))
 678 #define ARM_LDRB_REG_REG_SHIFT(p, rd, rn, rm, shift_type, shift) \
 679         ARM_LDRB_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, ARMCOND_AL)
 680 #define ARM_LDRB_REG_REG(p, rd, rn, rm) \
 681         ARM_LDRB_REG_REG_SHIFT(p, rd, rn, rm, ARMSHIFT_LSL, 0)
 682
 683 #define ARM_STR_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, cond) \
 684         ARM_EMIT(p, ARM_DEF_WXFER_REG_REG_COND(rm, shift_type, shift, rd, rn, ARMOP_STR, 0, 0, 1, cond))
 685 #define ARM_STR_REG_REG_SHIFT(p, rd, rn, rm, shift_type, shift) \
 686         ARM_STR_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, ARMCOND_AL)
 687 #define ARM_STR_REG_REG(p, rd, rn, rm) \
 688         ARM_STR_REG_REG_SHIFT(p, rd, rn, rm, ARMSHIFT_LSL, 0)
 689
 690 /* zero-extend */
 691 #define ARM_STRB_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, cond) \
 692         ARM_EMIT(p, ARM_DEF_WXFER_REG_REG_COND(rm, shift_type, shift, rd, rn, ARMOP_STR, 0, 1, 1, cond))
 693 #define ARM_STRB_REG_REG_SHIFT(p, rd, rn, rm, shift_type, shift) \
 694         ARM_STRB_REG_REG_SHIFT_COND(p, rd, rn, rm, shift_type, shift, ARMCOND_AL)
 695 #define ARM_STRB_REG_REG(p, rd, rn, rm) \
 696         ARM_STRB_REG_REG_SHIFT(p, rd, rn, rm, ARMSHIFT_LSL, 0)
 697
 698
 699 /* ARMv4+ */
 700 /* Half-word or byte (signed) transfer. */
 701 typedef struct {
 702         arminstr_t rm     : 4; /* imm_lo */
 703         arminstr_t tag3   : 1; /* 1 */
 704         arminstr_t h      : 1; /* half-word or byte */
 705         arminstr_t s      : 1; /* sign-extend or zero-extend */
 706         arminstr_t tag2   : 1; /* 1 */
 707         arminstr_t imm_hi : 4;
 708         arminstr_t rd     : 4;
 709         arminstr_t rn     : 4;
 710         arminstr_t ls     : 1;
 711         arminstr_t wb     : 1;
 712         arminstr_t type   : 1; /* imm(1) / reg(0) */
 713         arminstr_t u      : 1; /* +- */
 714         arminstr_t p      : 1; /* pre/post-index */
 715         arminstr_t tag    : 3;
 716         arminstr_t cond   : 4;
 717 } ARMInstrHXfer;
 718
 719 #define ARM_HXFER_ID 0
 720 #define ARM_HXFER_ID2 1
 721 #define ARM_HXFER_ID3 1
 722 #define ARM_HXFER_MASK ((0x7 << 25) | (0x9 << 4))
 723 #define ARM_HXFER_TAG ((ARM_HXFER_ID << 25) | (ARM_HXFER_ID2 << 7) | (ARM_HXFER_ID3 << 4))
 724
 725 #define ARM_DEF_HXFER_IMM_COND(imm, h, s, rd, rn, ls, wb, p, cond) \
 726         ((imm) < 0?(-(imm)) & 0xF:(imm) & 0xF)               | \
 727         ((h) << 5)                  | \
 728         ((s) << 6)                  | \
 729         ((imm) < 0?((-(imm)) << 4) & 0xF00:((imm) << 4) & 0xF00) | \
 730         ((rd) << 12)                | \
 731         ((rn) << 16)                | \
 732         ((ls) << 20)                | \
 733         ((wb) << 21)                | \
 734         (1 << 22)                   | \
 735         (((int)(imm) >= 0) << 23)   | \
 736         ((p) << 24)                 | \
 737         ARM_HXFER_TAG               | \
 738         ARM_DEF_COND(cond)
 739
 740 #define ARM_LDRH_IMM_COND(p, rd, rn, imm, cond) \
 741         ARM_EMIT(p, ARM_DEF_HXFER_IMM_COND(imm, 1, 0, rd, rn, ARMOP_LDR, 0, 1, cond))
 742 #define ARM_LDRH_IMM(p, rd, rn, imm) \
 743         ARM_LDRH_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 744 #define ARM_LDRSH_IMM_COND(p, rd, rn, imm, cond) \
 745         ARM_EMIT(p, ARM_DEF_HXFER_IMM_COND(imm, 1, 1, rd, rn, ARMOP_LDR, 0, 1, cond))
 746 #define ARM_LDRSH_IMM(p, rd, rn, imm) \
 747         ARM_LDRSH_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 748 #define ARM_LDRSB_IMM_COND(p, rd, rn, imm, cond) \
 749         ARM_EMIT(p, ARM_DEF_HXFER_IMM_COND(imm, 0, 1, rd, rn, ARMOP_LDR, 0, 1, cond))
 750 #define ARM_LDRSB_IMM(p, rd, rn, imm) \
 751         ARM_LDRSB_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 752
 753
 754 #define ARM_STRH_IMM_COND(p, rd, rn, imm, cond) \
 755         ARM_EMIT(p, ARM_DEF_HXFER_IMM_COND(imm, 1, 0, rd, rn, ARMOP_STR, 0, 1, cond))
 756 #define ARM_STRH_IMM(p, rd, rn, imm) \
 757         ARM_STRH_IMM_COND(p, rd, rn, imm, ARMCOND_AL)
 758
 759
 760 #define ARM_DEF_HXFER_REG_REG_UPDOWN_COND(rm, h, s, rd, rn, ls, wb, u, p, cond) \
 761         ((rm) & 0xF)                | \
 762         ((h) << 5)                  | \
 763         ((s) << 6)                  | \
 764         ((rd) << 12)                | \
 765         ((rn) << 16)                | \
 766         ((ls) << 20)                | \
 767         ((wb) << 21)                | \
 768         (0 << 22)                   | \
 769         ((u) << 23)                 | \
 770         ((p) << 24)                 | \
 771         ARM_HXFER_TAG               | \
 772         ARM_DEF_COND(cond)
 773
 774 #define ARM_DEF_HXFER_REG_REG_COND(rm, h, s, rd, rn, ls, wb, p, cond) \
 775         ARM_DEF_HXFER_REG_REG_UPDOWN_COND(rm, h, s, rd, rn, ls, wb, ARM_UP, p, cond)
 776 #define ARM_DEF_HXFER_REG_MINUS_REG_COND(rm, h, s, rd, rn, ls, wb, p, cond) \
 777         ARM_DEF_HXFER_REG_REG_UPDOWN_COND(rm, h, s, rd, rn, ls, wb, ARM_DOWN, p, cond)
 778
 779 #define ARM_LDRH_REG_REG_COND(p, rd, rm, rn, cond) \
 780         ARM_EMIT(p, ARM_DEF_HXFER_REG_REG_COND(rm, 1, 0, rd, rn, ARMOP_LDR, 0, 1, cond))
 781 #define ARM_LDRH_REG_REG(p, rd, rm, rn) \
 782         ARM_LDRH_REG_REG_COND(p, rd, rm, rn, ARMCOND_AL)
 783 #define ARM_LDRSH_REG_REG_COND(p, rd, rm, rn, cond) \
 784         ARM_EMIT(p, ARM_DEF_HXFER_REG_REG_COND(rm, 1, 1, rd, rn, ARMOP_LDR, 0, 1, cond))
 785 #define ARM_LDRSH_REG_REG(p, rd, rm, rn) \
 786         ARM_LDRSH_REG_REG_COND(p, rd, rm, rn, ARMCOND_AL)
 787 #define ARM_LDRSB_REG_REG_COND(p, rd, rm, rn, cond) \
 788         ARM_EMIT(p, ARM_DEF_HXFER_REG_REG_COND(rm, 0, 1, rd, rn, ARMOP_LDR, 0, 1, cond))
 789 #define ARM_LDRSB_REG_REG(p, rd, rm, rn) ARM_LDRSB_REG_REG_COND(p, rd, rm, rn, ARMCOND_AL)
 790
 791 #define ARM_STRH_REG_REG_COND(p, rd, rm, rn, cond) \
 792         ARM_EMIT(p, ARM_DEF_HXFER_REG_REG_COND(rm, 1, 0, rd, rn, ARMOP_STR, 0, 1, cond))
 793 #define ARM_STRH_REG_REG(p, rd, rm, rn) \
 794         ARM_STRH_REG_REG_COND(p, rd, rm, rn, ARMCOND_AL)
 795
 796
 797
 798 /* Swap */
 799 typedef struct {
 800         arminstr_t rm   : 4;
 801         arminstr_t tag3 : 8; /* 0x9 */
 802         arminstr_t rd   : 4;
 803         arminstr_t rn   : 4;
 804         arminstr_t tag2 : 2;
 805         arminstr_t b    : 1;
 806         arminstr_t tag  : 5; /* 0x2 */
 807         arminstr_t cond : 4;
 808 } ARMInstrSwap;
 809
 810 #define ARM_SWP_ID 2
 811 #define ARM_SWP_ID2 9
 812 #define ARM_SWP_MASK ((0x1F << 23) | (3 << 20) | (0xFF << 4))
 813 #define ARM_SWP_TAG ((ARM_SWP_ID << 23) | (ARM_SWP_ID2 << 4))
 814
 815
 816
 817 /* Software interrupt */
 818 typedef struct {
 819         arminstr_t num  : 24;
 820         arminstr_t tag  :  4;
 821         arminstr_t cond :  4;
 822 } ARMInstrSWI;
 823
 824 #define ARM_SWI_ID 0xF
 825 #define ARM_SWI_MASK (0xF << 24)
 826 #define ARM_SWI_TAG (ARM_SWI_ID << 24)
 827
 828
 829
 830 /* Co-processor Data Processing */
 831 typedef struct {
 832         arminstr_t crm  : 4;
 833         arminstr_t tag2 : 1; /* 0 */
 834         arminstr_t op2  : 3;
 835         arminstr_t cpn  : 4; /* CP number */
 836         arminstr_t crd  : 4;
 837         arminstr_t crn  : 4;
 838         arminstr_t op   : 4;
 839         arminstr_t tag  : 4; /* 0xE */
 840         arminstr_t cond : 4;
 841 } ARMInstrCDP;
 842
 843 #define ARM_CDP_ID 0xE
 844 #define ARM_CDP_ID2 0
 845 #define ARM_CDP_MASK ((0xF << 24) | (1 << 4))
 846 #define ARM_CDP_TAG ((ARM_CDP_ID << 24) | (ARM_CDP_ID2 << 4))
 847
 848
 849 /* Co-processor Data Transfer (ldc/stc) */
 850 typedef struct {
 851         arminstr_t offs : 8;
 852         arminstr_t cpn  : 4;
 853         arminstr_t crd  : 4;
 854         arminstr_t rn   : 4;
 855         arminstr_t ls   : 1;
 856         arminstr_t wb   : 1;
 857         arminstr_t n    : 1;
 858         arminstr_t u    : 1;
 859         arminstr_t p    : 1;
 860         arminstr_t tag  : 3;
 861         arminstr_t cond : 4;
 862 } ARMInstrCDT;
 863
 864 #define ARM_CDT_ID 6
 865 #define ARM_CDT_MASK (7 << 25)
 866 #define ARM_CDT_TAG (ARM_CDT_ID << 25)
 867
 868
 869 /* Co-processor Register Transfer (mcr/mrc) */
 870 typedef struct {
 871         arminstr_t crm  : 4;
 872         arminstr_t tag2 : 1;
 873         arminstr_t op2  : 3;
 874         arminstr_t cpn  : 4;
 875         arminstr_t rd   : 4;
 876         arminstr_t crn  : 4;
 877         arminstr_t ls   : 1;
 878         arminstr_t op1  : 3;
 879         arminstr_t tag  : 4;
 880         arminstr_t cond : 4;
 881 } ARMInstrCRT;
 882
 883 #define ARM_CRT_ID 0xE
 884 #define ARM_CRT_ID2 0x1
 885 #define ARM_CRT_MASK ((0xF << 24) | (1 << 4))
 886 #define ARM_CRT_TAG ((ARM_CRT_ID << 24) | (ARM_CRT_ID2 << 4))
 887
 888 /* Move register to PSR. */
 889 typedef union {
 890         ARMDPI_op2_imm op2_imm;
 891         struct {
 892                 arminstr_t rm   : 4;
 893                 arminstr_t pad  : 8; /* 0 */
 894                 arminstr_t tag4 : 4; /* 0xF */
 895                 arminstr_t fld  : 4;
 896                 arminstr_t tag3 : 2; /* 0x2 */
 897                 arminstr_t sel  : 1;
 898                 arminstr_t tag2 : 2; /* 0x2 */
 899                 arminstr_t type : 1;
 900                 arminstr_t tag  : 2; /* 0 */
 901                 arminstr_t cond : 4;
 902         } all;
 903 } ARMInstrMSR;
 904
 905 #define ARM_MSR_ID 0
 906 #define ARM_MSR_ID2 2
 907 #define ARM_MSR_ID3 2
 908 #define ARM_MSR_ID4 0xF
 909 #define ARM_MSR_MASK ((3 << 26) | \
 910                       (3 << 23) | \
 911                       (3 << 20) | \
 912                       (0xF << 12))
 913 #define ARM_MSR_TAG ((ARM_MSR_ID << 26)  | \
 914                      (ARM_MSR_ID2 << 23) | \
 915                      (ARM_MSR_ID3 << 20) | \
 916                      (ARM_MSR_ID4 << 12))
 917
 918
 919 /* Move PSR to register. */
 920 typedef struct {
 921         arminstr_t tag3 : 12;
 922         arminstr_t rd   :  4;
 923         arminstr_t tag2 :  6;
 924         arminstr_t sel  :  1; /* CPSR | SPSR */
 925         arminstr_t tag  :  5;
 926         arminstr_t cond :  4;
 927 } ARMInstrMRS;
 928
 929 #define ARM_MRS_ID 2
 930 #define ARM_MRS_ID2 0xF
 931 #define ARM_MRS_ID3 0
 932 #define ARM_MRS_MASK ((0x1F << 23) | (0x3F << 16) | 0xFFF)
 933 #define ARM_MRS_TAG ((ARM_MRS_ID << 23) | (ARM_MRS_ID2 << 16) | ARM_MRS_ID3)
 934
 935
 936
 937 #include "mono/arch/arm/arm_dpimacros.h"
 938
 939 #define ARM_NOP(p) ARM_MOV_REG_REG(p, ARMREG_R0, ARMREG_R0)
 940
 941
 942 #define ARM_SHL_IMM_COND(p, rd, rm, imm, cond) \
 943         ARM_MOV_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_LSL, imm, cond)
 944 #define ARM_SHL_IMM(p, rd, rm, imm) \
 945         ARM_SHL_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 946 #define ARM_SHLS_IMM_COND(p, rd, rm, imm, cond) \
 947         ARM_MOVS_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_LSL, imm, cond)
 948 #define ARM_SHLS_IMM(p, rd, rm, imm) \
 949         ARM_SHLS_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 950
 951 #define ARM_SHR_IMM_COND(p, rd, rm, imm, cond) \
 952         ARM_MOV_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_LSR, imm, cond)
 953 #define ARM_SHR_IMM(p, rd, rm, imm) \
 954         ARM_SHR_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 955 #define ARM_SHRS_IMM_COND(p, rd, rm, imm, cond) \
 956         ARM_MOVS_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_LSR, imm, cond)
 957 #define ARM_SHRS_IMM(p, rd, rm, imm) \
 958         ARM_SHRS_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 959
 960 #define ARM_SAR_IMM_COND(p, rd, rm, imm, cond) \
 961         ARM_MOV_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_ASR, imm, cond)
 962 #define ARM_SAR_IMM(p, rd, rm, imm) \
 963         ARM_SAR_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 964 #define ARM_SARS_IMM_COND(p, rd, rm, imm, cond) \
 965         ARM_MOVS_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_ASR, imm, cond)
 966 #define ARM_SARS_IMM(p, rd, rm, imm) \
 967         ARM_SARS_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 968
 969 #define ARM_ROR_IMM_COND(p, rd, rm, imm, cond) \
 970         ARM_MOV_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_ROR, imm, cond)
 971 #define ARM_ROR_IMM(p, rd, rm, imm) \
 972         ARM_ROR_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 973 #define ARM_RORS_IMM_COND(p, rd, rm, imm, cond) \
 974         ARM_MOVS_REG_IMMSHIFT_COND(p, rd, rm, ARMSHIFT_ROR, imm, cond)
 975 #define ARM_RORS_IMM(p, rd, rm, imm) \
 976         ARM_RORS_IMM_COND(p, rd, rm, imm, ARMCOND_AL)
 977
 978 #define ARM_SHL_REG_COND(p, rd, rm, rs, cond) \
 979         ARM_MOV_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_LSL, rs, cond)
 980 #define ARM_SHL_REG(p, rd, rm, rs) \
 981         ARM_SHL_REG_COND(p, rd, rm, rs, ARMCOND_AL)
 982 #define ARM_SHLS_REG_COND(p, rd, rm, rs, cond) \
 983         ARM_MOVS_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_LSL, rs, cond)
 984 #define ARM_SHLS_REG(p, rd, rm, rs) \
 985         ARM_SHLS_REG_COND(p, rd, rm, rs, ARMCOND_AL)
 986 #define ARM_SHLS_REG_REG(p, rd, rm, rs) ARM_SHLS_REG(p, rd, rm, rs)
 987
 988 #define ARM_SHR_REG_COND(p, rd, rm, rs, cond) \
 989         ARM_MOV_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_LSR, rs, cond)
 990 #define ARM_SHR_REG(p, rd, rm, rs) \
 991         ARM_SHR_REG_COND(p, rd, rm, rs, ARMCOND_AL)
 992 #define ARM_SHRS_REG_COND(p, rd, rm, rs, cond) \
 993         ARM_MOVS_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_LSR, rs, cond)
 994 #define ARM_SHRS_REG(p, rd, rm, rs) \
 995         ARM_SHRS_REG_COND(p, rd, rm, rs, ARMCOND_AL)
 996 #define ARM_SHRS_REG_REG(p, rd, rm, rs) ARM_SHRS_REG(p, rd, rm, rs)
 997
 998 #define ARM_SAR_REG_COND(p, rd, rm, rs, cond) \
 999         ARM_MOV_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_ASR, rs, cond)
1000 #define ARM_SAR_REG(p, rd, rm, rs) \
1001         ARM_SAR_REG_COND(p, rd, rm, rs, ARMCOND_AL)
1002 #define ARM_SARS_REG_COND(p, rd, rm, rs, cond) \
1003         ARM_MOVS_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_ASR, rs, cond)
1004 #define ARM_SARS_REG(p, rd, rm, rs) \
1005         ARM_SARS_REG_COND(p, rd, rm, rs, ARMCOND_AL)
1006 #define ARM_SARS_REG_REG(p, rd, rm, rs) ARM_SARS_REG(p, rd, rm, rs)
1007
1008 #define ARM_ROR_REG_COND(p, rd, rm, rs, cond) \
1009         ARM_MOV_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_ROR, rs, cond)
1010 #define ARM_ROR_REG(p, rd, rm, rs) \
1011         ARM_ROR_REG_COND(p, rd, rm, rs, ARMCOND_AL)
1012 #define ARM_RORS_REG_COND(p, rd, rm, rs, cond) \
1013         ARM_MOVS_REG_REGSHIFT_COND(p, rd, rm, ARMSHIFT_ROR, rs, cond)
1014 #define ARM_RORS_REG(p, rd, rm, rs) \
1015         ARM_RORS_REG_COND(p, rd, rm, rs, ARMCOND_AL)
1016 #define ARM_RORS_REG_REG(p, rd, rm, rs) ARM_RORS_REG(p, rd, rm, rs)
1017
1018 #ifdef __native_client_codegen__
1019 #define ARM_DBRK(p) ARM_EMIT(p, 0xE7FEDEF0)
1020 #else
1021 #define ARM_DBRK(p) ARM_EMIT(p, 0xE6000010)
1022 #endif
1023 #define ARM_IASM_DBRK() ARM_IASM_EMIT(0xE6000010)
1024
1025 #define ARM_INC(p, reg) ARM_ADD_REG_IMM8(p, reg, reg, 1)
1026 #define ARM_DEC(p, reg) ARM_SUB_REG_IMM8(p, reg, reg, 1)
1027
1028 #define ARM_MLS(p, rd, rn, rm, ra) ARM_EMIT((p), (ARMCOND_AL << 28) | (0x6 << 20) | ((rd) << 16) | ((ra) << 12) | ((rm) << 8) | (0x9 << 4) | ((rn) << 0))
1029
1030 /* ARM V5 */
1031
1032 /* Count leading zeros, CLZ{cond} Rd, Rm */
1033 typedef struct {
1034         arminstr_t rm   :  4;
1035         arminstr_t tag2 :  8;
1036         arminstr_t rd   :  4;
1037         arminstr_t tag  :  12;
1038         arminstr_t cond :  4;
1039 } ARMInstrCLZ;
1040
1041 #define ARM_CLZ_ID 0x16F
1042 #define ARM_CLZ_ID2 0xF1
1043 #define ARM_CLZ_MASK ((0xFFF << 16) | (0xFF < 4))
1044 #define ARM_CLZ_TAG ((ARM_CLZ_ID << 16) | (ARM_CLZ_ID2 << 4))
1045
1046
1047
1048
1049 typedef union {
1050         ARMInstrBR    br;
1051         ARMInstrDPI   dpi;
1052         ARMInstrMRT   mrt;
1053         ARMInstrMul   mul;
1054         ARMInstrWXfer wxfer;
1055         ARMInstrHXfer hxfer;
1056         ARMInstrSwap  swp;
1057         ARMInstrCDP   cdp;
1058         ARMInstrCDT   cdt;
1059         ARMInstrCRT   crt;
1060         ARMInstrSWI   swi;
1061         ARMInstrMSR   msr;
1062         ARMInstrMRS   mrs;
1063         ARMInstrCLZ   clz;
1064
1065         ARMInstrGeneric generic;
1066         arminstr_t      raw;
1067 } ARMInstr;
1068
1069 /* ARMv6t2 */
1070
1071 #define ARM_MOVW_REG_IMM_COND(p, rd, imm16, cond) ARM_EMIT(p, (((cond) << 28) | (3 << 24) | (0 << 20) | ((((guint32)(imm16)) >> 12) << 16) | ((rd) << 12) | (((guint32)(imm16)) & 0xfff)))
1072 #define ARM_MOVW_REG_IMM(p, rd, imm16) ARM_MOVW_REG_IMM_COND ((p), (rd), (imm16), ARMCOND_AL)
1073
1074 #define ARM_MOVT_REG_IMM_COND(p, rd, imm16, cond) ARM_EMIT(p, (((cond) << 28) | (3 << 24) | (4 << 20) | ((((guint32)(imm16)) >> 12) << 16) | ((rd) << 12) | (((guint32)(imm16)) & 0xfff)))
1075 #define ARM_MOVT_REG_IMM(p, rd, imm16) ARM_MOVT_REG_IMM_COND ((p), (rd), (imm16), ARMCOND_AL)
1076
1077 /* MCR */
1078 #define ARM_DEF_MCR_COND(coproc, opc1, rt, crn, crm, opc2, cond)        \
1079         ARM_DEF_COND ((cond)) | ((0xe << 24) | (((opc1) & 0x7) << 21) | (0 << 20) | (((crn) & 0xf) << 16) | (((rt) & 0xf) << 12) | (((coproc) & 0xf) << 8) | (((opc2) & 0x7) << 5) | (1 << 4) | (((crm) & 0xf) << 0))
1080
1081 #define ARM_MCR_COND(p, coproc, opc1, rt, crn, crm, opc2, cond) \
1082         ARM_EMIT(p, ARM_DEF_MCR_COND ((coproc), (opc1), (rt), (crn), (crm), (opc2), (cond)))
1083
1084 #define ARM_MCR(p, coproc, opc1, rt, crn, crm, opc2) \
1085         ARM_MCR_COND ((p), (coproc), (opc1), (rt), (crn), (crm), (opc2), ARMCOND_AL)
1086
1087 /* ARMv7VE */
1088 #define ARM_SDIV_COND(p, rd, rn, rm, cond) ARM_EMIT (p, (((cond) << 28) | (0xe << 23) | (0x1 << 20) | ((rd) << 16) | (0xf << 12) | ((rm) << 8) | (0x0 << 5) | (0x1 << 4) | ((rn) << 0)))
1089 #define ARM_SDIV(p, rd, rn, rm) ARM_SDIV_COND ((p), (rd), (rn), (rm), ARMCOND_AL)
1090
1091 #define ARM_UDIV_COND(p, rd, rn, rm, cond) ARM_EMIT (p, (((cond) << 28) | (0xe << 23) | (0x3 << 20) | ((rd) << 16) | (0xf << 12) | ((rm) << 8) | (0x0 << 5) | (0x1 << 4) | ((rn) << 0)))
1092 #define ARM_UDIV(p, rd, rn, rm) ARM_UDIV_COND ((p), (rd), (rn), (rm), ARMCOND_AL)
1093
1094 /* ARMv7 */
1095
1096 typedef enum {
1097         ARM_DMB_SY = 0xf,
1098 } ArmDmbFlags;
1099
1100 #define ARM_DMB(p, option) ARM_EMIT ((p), ((0xf << 28) | (0x57 << 20) | (0xf << 16) | (0xf << 12) | (0x0 << 8) | (0x5 << 4) | ((option) << 0)))
1101
1102 #define ARM_LDREX_REG(p, rt, rn) ARM_EMIT ((p), ((ARMCOND_AL << 28) | (0xc << 21) | (0x1 << 20) | ((rn) << 16) | ((rt) << 12)) | (0xf << 8) | (0x9 << 4) | 0xf << 0)
1103
1104 #define ARM_STREX_REG(p, rd, rt, rn) ARM_EMIT ((p), ((ARMCOND_AL << 28) | (0xc << 21) | (0x0 << 20) | ((rn) << 16) | ((rd) << 12)) | (0xf << 8) | (0x9 << 4) | ((rt) << 0))
1105
1106 #ifdef __cplusplus
1107 }
1108 #endif
1109
1110 #endif /* ARM_H */
1111