spec/alu: extriges register fuer ergebnis

die alte loesung wuerde zwar auch funktionieren, wuerde aber "mehr" programmieraufwand bedeuten, da
bei dieser variante zwei treiber existieren (z.b. muesste der parser vorher op2 auf Z setzen, sodass
es beim schreiben vom modul ALU keine konflikte gibt).

diff --git a/spec/speck.tex b/spec/speck.tex
index 76d9a06f180665b469510e450a6268b1e4218519..4f77e0b0f8f580d68bfdbdbf0d65f3fe796896b8 100644 (file)
--- a/spec/speck.tex
+++ b/spec/speck.tex
@@ -209,7 +209,8 @@ h\_finished & in & 1 & std\_logic & History & Auswertung fertig \ZE
 
 opcode & out & 3 & enum OPS & ALU & die auszuf\"uhrende Art der Berechnung \ZE
 op1 & out & 32 & SIGNED(32-1 downto 0) & ALU & erste Operand \ZE
-op2 & inout & 32 & SIGNED(32-1 downto 0) & ALU & zweite Operand und gleichzeitig der Zieloperand \ZE
+op2 & out & 32 & SIGNED(32-1 downto 0) & ALU & zweite Operand \ZE
+op3 & in & 32 & SIGNED(32-1 downto 0) & ALU & Zieloperand \ZE
 do\_calc & out & 1 & std\_logic & ALU & Signalisert Berechnungstart \ZE
 calc\_done & in & 1 & std\_logic & ALU & Berechnung fertig \ZE
 
@@ -223,7 +224,8 @@ finished & out & 1 & std\_logic & Scanner & Auswertung fertig \ZE
 \THEAD
 opcode & in & 3 & enum OPS & Parser & die auszuf\"uhrende Art der Berechnung \ZE
 op1 & in & 32 & SIGNED(32-1 downto 0) & Parser & erste Operand \ZE
-op2 & inout & 32 & SIGNED(32-1 downto 0) & Parser & zweite Operand und gleichzeitig der Zieloperand \ZE
+op2 & in & 32 & SIGNED(32-1 downto 0) & ALU & zweite Operand \ZE
+op3 & out & 32 & SIGNED(32-1 downto 0) & ALU & Zieloperand \ZE
 do\_calc & in & 1 & std\_logic & Parser & Signalisert Berechnungstart \ZE
 calc\_done & out & 1 & std\_logic & Parser & Berechnung fertig \ZE
 \TEND