-- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
- hernehmen
-
+- pc-kommunikation: ein wait state fehlt warum es momentan zu komischem
+ verhalten in der state machine kommt.
- rs232/pc-kommunikation: RAM dumpen
+== low prio ==
+- logic elements eliminieren
-- uart rx oversampling, uart rx synchronizen (vlg. debouncing/sync*.vhd)
-
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
-- postlayout: nochmal testen obs im tilab wirklich ned geht.
+- coverage fuer abgabe noetig? => nein
-== BUGS ==
-- warum ist in beh_history s_done und finished manchmal 'X'?
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+ ahnung, wenns geht minimalbeispiel machen
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+ erkennen und erklaeren koennen dazu.
-== low prio ==
-- logic elements eliminieren
-
-== jakob/thomas fragen ==
-- sram warning @ quartus
-- coverage fuer abgabe noetig?
-- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j
-- wie detailiert muessen die screenshots der simulationen sein?
- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+ => deprecated und man soll mindestens component definitionen fuer alle module
+ machen
+
+- postlayout: geht im tilab nicht... reicht screenshot? => ja
+
== FAQ =