-- einheitliche clock in den testbenches
-- "features" die in der vorlesung erwaehnt worden sind einbauen
-- alu postlayout fix (noch immer ein grosses fragezeichen was da nicht passt)
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+- pc-kommunikation: ein wait state fehlt warum es momentan zu komischem
+ verhalten in der state machine kommt.
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+- rs232/pc-kommunikation: RAM dumpen
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+- gen_pkg: unsigned fuer hspalte, hzeile
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+== low prio ==
+- logic elements eliminieren
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+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
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+- coverage fuer abgabe noetig? => nein
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+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+ ahnung, wenns geht minimalbeispiel machen
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+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+ erkennen und erklaeren koennen dazu.
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+- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
+ instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+ => deprecated und man soll mindestens component definitionen fuer alle module
+ machen
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+- postlayout: geht im tilab nicht... reicht screenshot? => ja
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+
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+== FAQ =
+Q: wo sieht man f_max im quartus?
+A: in der project_gen.tcl die zeile
+ > set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
+ entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
+ timing report ersichtlich sein.