spec: update

[hwmod.git] / spec / speck.tex

diff --git a/spec/speck.tex b/spec/speck.tex
index 8a08c8f0cde9a7ea7d385b6153cf91b2e3d9b1e7..90d5b3f9b08e86d7554b280362cff15951a638fa 100644 (file)
--- a/spec/speck.tex
+++ b/spec/speck.tex
@@ -615,15 +615,19 @@ verarbeitet werden.
 \emph{error} ein Schl\"usselwort in VHDL ist.
 \item Die Richtungen bei den Signalen \emph{p\_read} und \emph{p\_write} wurden
 jeweils im Modul Parser und History vertauscht.
-\item TODO: \emph{p\_rw} und \emph{p\_spalte} unnoetig (wenn man es in history richtig
-behandelt??)
-\item aussagekr\"aftigere Fehlermeldungen.
-\item ALU: signal \emph{opM} fuer restberechnung
+\item Parser $\Rightarrow$ History: \emph{p\_rw} und \emph{p\_spalte} unn\"otig.
+\item Interface: aussagekr\"aftigere Fehlermeldungen.
+\item Interface: Ausgabe teilweise in Farbe und ein Prefix vor jeder Eingabe der die
+Rechnungsnummer angibt.
+\item ALU: signal \emph{opM} fuer Restberechnung
 \item Parser: Signale der ALU bleiben intern.
-\item Scanner: fehler in der state-maschine: ein extriger uebergang von
+\item Scanner: Fehler in der state-maschine: ein extriger uebergang von
 \emph{read} auf \emph{\"ubernehmen} ist n\"otig um leerzeichen \"ubernehmen zu
 k\"oennen.
 \item History $\Rightarrow$ Display: ein zus\"atzliches Signal \emph{d\_new\_bs}.
+\item Display $\Rightarrow$ History: die Breite f\"ur \emph{d\_zeile} muss
+ebenfalls so breit wie \emph{p\_zeile} sein (zumindest vereinfacht das die
+Implementierung)
 \end{itemize}
 
 \end{document}