uart_rx: ein prozessmodell. spart weitere 3 logic elements :P
[hwmod.git] / src / textmode_vga / interval.vhd
1 -------------------------------------------------------------------------\r
2 --\r
3 -- Filename: interval.vhd\r
4 -- =========\r
5 --\r
6 -- Short Description:\r
7 -- ==================\r
8 --   Interval timer entity declaraton.\r
9 --\r
10 -------------------------------------------------------------------------\r
11 \r
12 library ieee;\r
13 use ieee.std_logic_1164.all;\r
14 \r
15 entity interval is\r
16   generic\r
17   (\r
18     CLK_FREQ : integer;\r
19     INTERVAL_TIME_MS : integer\r
20   );\r
21   port\r
22   (\r
23     clk : in std_logic;\r
24     res_n : in std_logic;\r
25     active : out std_logic\r
26   );\r
27 end entity interval;\r