src/gen_pkg.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4 use work.math_pkg.all;
   5
   6 package gen_pkg is
   7         subtype alu_ops is std_logic_vector(2 downto 0);
   8         constant ALU_NOP : alu_ops := "000";
   9         constant ALU_SUB : alu_ops := "001";
  10         constant ALU_ADD : alu_ops := "010";
  11         constant ALU_MUL : alu_ops := "011";
  12         constant ALU_DIV : alu_ops := "100";
  13         constant ALU_DONE : alu_ops := "101";
  14
  15         constant CBITS : integer := 32;
  16         subtype csigned is signed((CBITS-1) downto 0);
  17         subtype divinteger is unsigned(4 downto 0);
  18         -- integer ist 32bit (31bit + sign)
  19         subtype cinteger is integer;
  20
  21         -- 50 zeilen * 71 zeichen * 2 (berechnung + ergebnis) = 7100 bytes
  22         constant H_RAM_SIZE : integer := 7100;
  23         constant H_RAM_WIDTH : integer := log2c(H_RAM_SIZE);
  24         subtype hspalte is std_logic_vector(6 downto 0);
  25         subtype hzeile is std_logic_vector(6 downto 0);
  26         subtype hbyte is std_logic_vector(7 downto 0);
  27         subtype hstring is string(1 to 72);
  28         subtype hstr_int is integer range 0 to 72;
  29
  30         function find_msb(a : std_logic_vector) return std_logic_vector;
  31         procedure icwait(signal clk_i : IN std_logic; cycles: natural);
  32
  33         -- http://www.marjorie.de/ps2/scancode-set2.htm
  34         constant SC_KP_0 : std_logic_vector(7 downto 0) := x"70";
  35         constant SC_KP_1 : std_logic_vector(7 downto 0) := x"69";
  36         constant SC_KP_2 : std_logic_vector(7 downto 0) := x"72";
  37         constant SC_KP_3 : std_logic_vector(7 downto 0) := x"7a";
  38         constant SC_KP_4 : std_logic_vector(7 downto 0) := x"6b";
  39         constant SC_KP_5 : std_logic_vector(7 downto 0) := x"73";
  40         constant SC_KP_6 : std_logic_vector(7 downto 0) := x"74";
  41         constant SC_KP_7 : std_logic_vector(7 downto 0) := x"6c";
  42         constant SC_KP_8 : std_logic_vector(7 downto 0) := x"75";
  43         constant SC_KP_9 : std_logic_vector(7 downto 0) := x"7d";
  44
  45         constant SC_0 : std_logic_vector(7 downto 0) := x"45";
  46         constant SC_1 : std_logic_vector(7 downto 0) := x"16";
  47         constant SC_2 : std_logic_vector(7 downto 0) := x"1e";
  48         constant SC_3 : std_logic_vector(7 downto 0) := x"26";
  49         constant SC_4 : std_logic_vector(7 downto 0) := x"25";
  50         constant SC_5 : std_logic_vector(7 downto 0) := x"2e";
  51         constant SC_6 : std_logic_vector(7 downto 0) := x"36";
  52         constant SC_7 : std_logic_vector(7 downto 0) := x"3d";
  53         constant SC_8 : std_logic_vector(7 downto 0) := x"3e";
  54         constant SC_9 : std_logic_vector(7 downto 0) := x"46";
  55
  56         constant SC_KP_PLUS : std_logic_vector(7 downto 0) := x"79";
  57         constant SC_KP_MINUS : std_logic_vector(7 downto 0) := x"7b";
  58         constant SC_KP_MUL : std_logic_vector(7 downto 0) := x"7c";
  59         constant SC_KP_DIV : std_logic_vector(7 downto 0) := x"4a"; -- inkl. 0xe0!
  60
  61         -- fuer deutsches layout, alle anderen zeichen sind unguenstig belegt
  62         constant SC_PLUS : std_logic_vector(7 downto 0) := x"5b";
  63
  64         constant SC_ENTER : std_logic_vector(7 downto 0) := x"5a";
  65         constant SC_BKSP : std_logic_vector(7 downto 0) := x"66";
  66         constant SC_SPACE : std_logic_vector(7 downto 0) := x"29";
  67 end package gen_pkg;
  68
  69 package body gen_pkg is
  70         -- http://www.velocityreviews.com/forums/showpost.php?p=137148&postcount=5
  71         function find_msb(a : std_logic_vector) return std_logic_vector is
  72                 function bits_to_fit(n : positive) return natural is
  73                         variable nn, bits : natural := 0;
  74                 begin
  75                         nn := n;
  76                         while nn > 0 loop
  77                                 bits := bits + 1;
  78                                 nn := nn/2;
  79                         end loop;
  80                         return bits;
  81                 end;
  82
  83                 function or_all(p : std_logic_vector) return std_logic is
  84                         variable r : std_logic;
  85                 begin
  86                         r := '0';
  87                         for i in p'range loop
  88                                 r := r or p(i);
  89                         end loop;
  90                         return r;
  91                 end;
  92
  93                 constant wN : positive := bits_to_fit(a'length - 1);
  94                 constant wP : positive := 2 ** wN;
  95                 variable pv : std_logic_vector(wP-1 downto 0);
  96                 variable n : std_logic_vector(wN downto 1);
  97         begin
  98                 if a'length <= 2 then
  99                         n(n'right) := a(a'left);
 100                 else
 101                         pv(a'length-1 downto 0) := a;
 102                         if or_all(pv(wP-1 downto wP/2)) = '1' then
 103                                 n := '1' & find_msb((pv(wP-1 downto wP/2)));
 104                         else
 105                                 n := '0' & find_msb((pv(wP/2-1 downto 0)));
 106                         end if;
 107                 end if;
 108                 return n;
 109         end function find_msb;
 110         -- -- alternativ: eleganter, braucht aber mehr logic cells
 111         -- for i in (CBITS-1) downto 0 loop
 112         --       exit when a(i) = '1';
 113         --       r := r+1;
 114         -- end loop;
 115         -- return (CBITS - r);
 116
 117         procedure icwait(signal clk_i : IN std_logic; cycles: Natural) is
 118         begin
 119                 for i in 1 to cycles loop
 120                         wait until clk_i= '0' and clk_i'event;
 121                 end loop;
 122         end;
 123 end package body gen_pkg;
 124