src/beh_uart_rx_tb.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4 use work.gen_pkg.all;
   5
   6 entity beh_uart_rx_tb is
   7 end entity beh_uart_rx_tb;
   8
   9 architecture sim of beh_uart_rx_tb is
  10
  11         constant clk_period : time := 2ns;
  12         signal clock : std_logic;
  13         signal reset : std_logic;
  14         signal done : std_logic;
  15         signal newsig : std_logic;
  16         signal data : std_logic_vector(7 downto 0);
  17         signal serial_in: std_logic;
  18 begin
  19         inst : entity work.uart_rx(beh)
  20         port map (
  21                 sys_clk => clock,
  22                 sys_res => reset,
  23                 txd => serial_in,
  24                 tx_data => data,
  25                 tx_new => newsig
  26         );
  27
  28         stimuli : process
  29         begin
  30                 serial_in <= '0';
  31                 wait for 10ns;
  32                 --send 'Hallo Welt'
  33                 serial_in <= '1';
  34                 wait for clk_period;
  35                 serial_in <= '0';
  36                 wait for 1000ns;
  37
  38                 assert false report "Test finished" severity failure;
  39         end process stimuli;
  40
  41         res_gen : process
  42         begin
  43                 reset <= '0';
  44                 wait for 20ns;
  45                 reset <= '1';
  46                 wait for 1000ns;
  47         end process res_gen;
  48
  49         clock_gen : process
  50         begin
  51                 clock <= '0';
  52                 wait for clk_period/2;
  53                 clock <= '1';
  54                 wait for clk_period/2;
  55         end process clock_gen;
  56
  57 end sim;