doc/review/hwmodspec.txt

   1 1. Korrektheit: Enthält die Spezifikation inhaltiche Fehler, widersprüchliche Aussagen oder werden
   2    falsche Annahmen getroffen? Vergeben Sie eine Note (1-5) und begründen Sie!
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   4 Wofuer sind die verschiedenen Clocks im Design da? Ein Multiclockdesign ist
   5 nicht wuenschenswert, ausserdem zu komplex? Wir glauben man sollte das durch
   6 Kontrollsignale ersetzen, also z.B. ein Requestsignal geht hoch wenn alle Daten
   7 ins Register geladen wurden und bis zur Fertigstellung der Arbeit bleibt das
   8 ACK-Signal niedrig. Es koennte sein, dass es so gemeint ist, dann ist aber die
   9 Bezeichnung '*_clk' sehr irrefuehrend gewaehlt.
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  11 Note: 2
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  14 2. Vollständigkeit: Enthält das Spezifikations-Dokument alle wesentlichen Requirements/Module des
  15    Designs? Vergeben Sie eine Note (1-5) und begründen Sie!
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  17 Requirements: passen.
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  20 Module:
  21 Ueberblicksmaessig wirkt es recht gut (abgesehen von den
  22 '*_clk'-Signalen), aber in der "Detailed Design Description" fehlen eben die
  23 Details.
  24 Ablaeufe werden zwar textuell kurz erklaert, aber sie werden nur sehr
  25 oberflaechig und abstrakt "angekratzt". Ausserdem fehlen grafische
  26 Darstellungen (z.B. State-Maschinen). Weiters waere eine Beschreibung
  27 wuenschenswert wie ihr die eigentliche Berechnung umsetzen wollt (z.B. mit
  28 Hilfe von Pseudocode). Da muss einfach noch viel gemacht werden!
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  31 Testfaelle: Sind sehr gut!
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  34 Note: 3
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  37 3. Verständlichkeit: Ist das Dokument klar und verständlich geschrieben? Besitzt das Dokument eine
  38    ordentliche Struktur? Vergeben Sie eine Note (1-5) und begründen Sie!
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  40 Ja, grundsaetzlich schon, bis auf die Schnittstellenbeschreibung.
  41 Verbesserungsvorschlaege:
  42 [list]
  43 [*]
  44 eine Spalte zu welchen Module (oder externes Geraet, z.B. PS/2) die Signale
  45 fuehren.
  46 [/*]
  47 [*]
  48 einheitlichere Beschriftung der Signale (z.B. in "Calculator State Maschine",
  49 wo fuehren die Signale "result_data" bzw. "result_clk" hin? Das ist am ersten
  50 Blick nicht klar ersichtlich)
  51 [/*]
  52 [*]
  53 und wie schon angesprochen: die divisieren '*_clk'-Signale verwirren.
  54 [/*]
  55 [/list]
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  57 Note: 2
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  59
  60 4. Gesamtbeurteilung: Vergeben Sie eine Gesamtnote (1-5) und geben Sie Ihren Kollegen ein kurzes
  61    Feedback über die Qualität ihres Spezifikations-Dokumentes!
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  63 Wenn die nicht naeher beschriebenen Module funktionieren, schaut das Gesamtdesign recht
  64 zuversichtlich aus. (Sofern das mit den mehreren Clocksignalen beseitigt wird).
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  66 Die "Detailed Design Description" muss unbedingt noch ueberarbeitet werden.
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  68 Note: 2-3
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