index c25f1f49e94b2d633f28c3bd6ba3fdee5fe17d69..4ece5331f95aafb11f3b9b5d96e88785daaf1e31 100644 (file)
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\section{Teilaufgabe1: Messen von $f_{hsync}$ und $f_{vsync}$ }
Bei dieser Teilaufgabe mussten wir horizontale Synchronisationsfrequenz $f_{hsync}$ und die vertikale Synchronisationsfrequenz $f_{vsync}$ mittels geeignete Modi bestimmem. Dabei war gegeben, dass $f_{hsync}$ per Timing-Mode und $f_{vsync}$ per State-Mode gemessen wird.
\section{Teilaufgabe1: Messen von $f_{hsync}$ und $f_{vsync}$ }
Bei dieser Teilaufgabe mussten wir horizontale Synchronisationsfrequenz $f_{hsync}$ und die vertikale Synchronisationsfrequenz $f_{vsync}$ mittels geeignete Modi bestimmem. Dabei war gegeben, dass $f_{hsync}$ per Timing-Mode und $f_{vsync}$ per State-Mode gemessen wird.
+Wir haben eine Periodendauer von $29.458\mu s$ gemessen (siehe rote Markierung in der n\"achsten Abbildung), das entspricht einer Frequenz von $\frac{1}{29.458\mu s} = 33946.64 Hz$.
+Hier war VSYNC zu bestimmen, diesmal mit dem State-Mode. In diesem Modus kommt das CLK-Signal vom FPGA, deswegen kann auf keine Flanken getriggert werden sondern nur auf High/Low.
+Die Periodendauer betr\"agt $15.317626ms$ (siehe rote Markierung in der n\"achsten Abbildung), was einer Frequenz von $\frac{1}{15.317626ms} = 65.28 Hz$ entspricht.